多內(nèi)核處理器可為越來越多的高性能、數(shù)據(jù)密集型應(yīng)用帶來優(yōu)勢，如無線基站與高性能計算平臺等，因此系統(tǒng)可擴展性只能通過大容量嵌入式互連實現(xiàn)。千兆位串行鏈路不但可降低系統(tǒng)成本，減少面積占用與引腳數(shù)，同時還可提高并行性，改進性能與容量，從而有助于實現(xiàn)系統(tǒng)可擴展性。

千兆位串行鏈路可定義高速通信鏈路的物理層。串行器/解串器（serdes）作為千兆位串行鏈路的核心，可將器件中的并行數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)流，實現(xiàn)與外部世界的通信。與并行接口相比，支持串行器/解串器的串行鏈路不但可縮減器件面積與封裝尺寸，同時還可降低功耗與成本，提高系統(tǒng)性能。

圖1給出了串行器/解串器工作的高層示意圖。在傳輸方向，字節(jié)串行器可將并行位轉(zhuǎn)換為串行字節(jié)，然后再編碼并發(fā)送至串行鏈路。

圖1 串行器/解串器是千兆位串行鏈路的基礎(chǔ)。

最常見的編碼方案是8位/10位，將8位數(shù)據(jù)字節(jié)映射至10位代碼，添加時鐘與幀調(diào)整信息，使接收器能夠恢復(fù)信息，并將其與傳輸數(shù)據(jù)相匹配。

在諸如10、40和100Gbit/s以太網(wǎng)等某些情況下，可使用64位/66位編碼實現(xiàn)更高的數(shù)據(jù)有效負(fù)載吞吐量。

在接收方向，串行輸入可首先通過8位/10位或64位/66位解碼器解碼，隨后將其反饋至?xí)r鐘與數(shù)據(jù)恢復(fù)（CDR）塊，實現(xiàn)與傳輸時鐘及成幀的同步，然后再發(fā)送至解串器轉(zhuǎn)換為用于內(nèi)部處理的并行數(shù)據(jù)。

在串行器/解串器功能基礎(chǔ)上可構(gòu)建許多通信協(xié)議實現(xiàn)各種數(shù)據(jù)密集型應(yīng)用。圖2是典型片上系統(tǒng)示意圖，集成CPU與數(shù)字信號處理器以及用于應(yīng)用處理的硬件加速器。在串行器/解串器功能基礎(chǔ)上可構(gòu)建千兆位互連，包括千兆位以太網(wǎng)、通用公共無線電接口/開放式基站架構(gòu)計劃（CPRI/OBSAI）、JESD204B、高速串行口（Serial RapidIO）以及串行總線（PCI Express， PCIe）。

圖2 在數(shù)據(jù)密集型應(yīng)用中，通信協(xié)議可建立在串行器/解串器功能基礎(chǔ)之上。

這些互連可顯著豐富SoC，充分滿足當(dāng)前的高性能計算需求。

千兆位以太網(wǎng)是有線數(shù)據(jù)通信廣泛使用的數(shù)據(jù)鏈路層標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)的接口速率可從1Gbits/s提升至10、40以及100Gbits/s，滿足帶寬需求。10G以太網(wǎng)近年來越來越受歡迎，可通過光纖或銅物理介質(zhì)連接各種不同的物理層（PHY）。

2010年制定出IEEE802.3ba標(biāo)準(zhǔn)支持40G以及100G以太網(wǎng)，也就是使用信號傳輸速率分別為10或25Gbit/s的4或10通道分別實現(xiàn)40或100Gbit/s的數(shù)據(jù)速率。

千兆位以太網(wǎng)可用作短距離或長距離數(shù)據(jù)傳輸?shù)膫浞葸B接，因為它可針對允許通信時延的應(yīng)用提供基于數(shù)據(jù)包的非實時數(shù)據(jù)傳輸。某些情況下，通過二層開關(guān)中的直接穿越工作可縮短時延，這樣只要收到目的地MAC地址即可立即轉(zhuǎn)發(fā)數(shù)據(jù)包。

低成本、少引腳數(shù)PCI Express是一種廣泛用于消費類、服務(wù)器以及工業(yè)應(yīng)用的標(biāo)準(zhǔn)總線架構(gòu)，主要用于計算機的外設(shè)擴展，如圖形卡、服務(wù)器主板互連以及基于計算機的控制系統(tǒng)等。PCIe于2004年由戴爾、惠普、IBM以及因特爾聯(lián)合創(chuàng)立，支持達32通道。PCIe 2.x版中每通道可支持5Gbit/s的數(shù)據(jù)速率，而3.0版每通道則可支持8Gbits/s。PCIe 4.0版目前正在制定過程中，預(yù)計將支持每通道16Gbits/s的數(shù)據(jù)速率。

PCIe可構(gòu)成樹形拓?fù)洌▓D3），各個節(jié)點通過點對點鏈路彼此連接。從圖上可以直觀地看到，根節(jié)點為根聯(lián)合體，葉節(jié)點為端點，而將多個器件彼此連接的節(jié)點則是開關(guān)。

圖3 PCIe 標(biāo)準(zhǔn)總線架構(gòu)樹形拓?fù)涫纠?/p>

通用公共無線電接口與開放式基站架構(gòu)計劃都面向無線基站應(yīng)用，用于基站與RF無線電頭端的互連。CPRI和OBSAI具有類似的無線電接口，但具有不同的特性集。OBSAI可實現(xiàn)不同廠商無線電之間的互操作性，而CPRI則由各大基站OEM廠商廣泛采用，更專注于PHY及鏈路層。

CPRI/OBSAI可支持每通道6.144Gbits/s，而最新CPRI 4.2版則可支持每通道9.8Gbits/s的速率。

傳統(tǒng)上，數(shù)據(jù)轉(zhuǎn)換器采用高速低壓差分信號或低速JESD207并行接口，但隨著系統(tǒng)要求越來越多的帶寬和天線路徑，并行接口會對SoC封裝，尺寸與成本構(gòu)成極大的影響。

JESD204串行標(biāo)準(zhǔn)提供的千兆位串行鏈路支持高采樣率以及更多的天線，可實現(xiàn)更高的面積使用及成本效率。

JESD204B支持單鏈路多對齊通道，每通道支持高達12.5Gbit/s的數(shù)據(jù)速率，且時延可確定。

一個實例應(yīng)用就是將JESD204B用作無線小型蜂窩基站處理器與集成型DAC/ADC模擬RF前端之間的串行鏈路。

因此，基站可構(gòu)建在顯著降低功耗的小得多的面積上，從而可提供一款成本效率更高的小型蜂窩解決方案。

德州儀器（TI）HyperLink多內(nèi)核架構(gòu)在串行器/解串器功能基礎(chǔ)上采用專有協(xié)議，共有4個鏈路，每個鏈路速率達12.5Gbits/s，總速率高達50Gbits/s。HyperLink不僅支持器件之間的高吞吐量，而且無需復(fù)雜的軟件協(xié)議。每個鏈路器件都可只視為存儲映射器件，彼此隔離，但又能相應(yīng)訪問存儲器和外設(shè)。

這可大幅簡化芯片間的通信，使系統(tǒng)能夠便捷地實現(xiàn)擴展，將多個基于KeyStone多內(nèi)核的器件進行互連，實現(xiàn)諸如無線基站、媒體網(wǎng)關(guān)、云計算服務(wù)器等應(yīng)用，充分滿足其對單電路板多芯片的需求。

另一種串行I/O架構(gòu)就是RapidIO，這是一款基于數(shù)據(jù)包的互連架構(gòu)，主要用DSP應(yīng)用等嵌入式系統(tǒng)，不但可實現(xiàn)高速低時延數(shù)據(jù)傳輸，而且還支持多個端點的互連。

Serial Rapid IO廣泛用于無線基礎(chǔ)設(shè)施、視頻及影像處理、軍事雷達、服務(wù)器以及工業(yè)應(yīng)用。該分層架構(gòu)包括邏輯、傳輸以及物理層，可協(xié)助進行消息發(fā)送、通過共享存儲器進行內(nèi)核間通信、數(shù)據(jù)流以及流量控制等。Serial RapidIO支持多達16個通道，每通道運行速度高達6.25Gbits/s。

其它串行鏈路還包括服務(wù)器與高性能計算安裝中深受青睞的Infiniband（無線寬帶技術(shù)）以及存儲設(shè)備中常見的串行高級技術(shù)附件（SATA）。

無論是設(shè)備中各器件的互連，是器件與背板的連接，還是不同設(shè)備間各器件的互連，千兆位串行鏈路都是滿足新一代數(shù)據(jù)帶寬要求的終極網(wǎng)關(guān)，其支持更低成本、簡化設(shè)計以及無限可擴展性應(yīng)用。

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