仿真和算法改進(jìn)步驟

正如之前所提到，仿真步驟在Matlab-simulink軟件環(huán)境中已經(jīng)演示過。它的目標(biāo)是： 改變完整的控制系統(tǒng)的功能；根據(jù)控制系統(tǒng)的缺陷所需，找到每個(gè)控制變量合適的采樣周期和定點(diǎn)格式改進(jìn)。在利用仿真連續(xù)時(shí)間模塊情況下，功能模塊的發(fā)展能夠促使這些功能成功地改變。然而，每個(gè)組合數(shù)字算法的參數(shù)化是在研究采樣周期和定點(diǎn)格式的影響下得到的。注意到這一點(diǎn)，每個(gè)定點(diǎn)格式的選擇都源于可適應(yīng)的方法[30],[31]。在此等級(jí)下，仿真是在使用系統(tǒng)生成工具箱的數(shù)字定點(diǎn)專用模型的發(fā)展下實(shí)現(xiàn)的[32]。然而，對(duì)于每個(gè)提出的第二等級(jí)的模塊來說，提出了數(shù)據(jù)流曲線圖這一概念（DFG）。DFG是算法的圖形再現(xiàn)，它包括不定時(shí)的規(guī)范，由點(diǎn)和邊沿組成。每個(gè)點(diǎn)表示一個(gè)簡(jiǎn)單的算法操作，或一個(gè)簡(jiǎn)單的數(shù)學(xué)或邏輯功能，每個(gè)邊沿對(duì)應(yīng)數(shù)據(jù)轉(zhuǎn)換。例如，如圖4（a）所示，第二算法等級(jí)的DFG圖展示了下式功能：（1）正如關(guān)聯(lián)圖DFG所示，在并行模式中可以完成兩種應(yīng)用，但是附加的應(yīng)用依賴于兩種應(yīng)用的已得結(jié)果，并且只有在兩種應(yīng)用取得結(jié)果的條件下才能實(shí)現(xiàn)。因此，DFG圖明確地表示數(shù)據(jù)依賴關(guān)系性和算法的潛在并行性。圖3表示了提出的不同的步驟。值得注意的是，到目前為止，關(guān)于目標(biāo)器件的抉擇還沒能得到，因?yàn)槟K分離和定點(diǎn)改進(jìn)也適用于DSP控制器[33]。

Fig.3.Development of DFGs.

步驟最優(yōu)化

步驟最優(yōu)化是建立在A3技術(shù)的基礎(chǔ)之上的[28]，此方法的目的是，若進(jìn)行基于FPGA設(shè)計(jì)，那么它是在滿足空間和時(shí)間限制下達(dá)到給出算法的硬件結(jié)構(gòu)最優(yōu)化。在每個(gè)DFG圖中，某些操作使用數(shù)次。如果某些操作使用了n遍，那么A3將進(jìn)行因式分解處理但仍然適用于此操作，只不過它是僅使用了m遍，而m

模塊化硬件結(jié)構(gòu)設(shè)計(jì)

對(duì)于庫(kù)中每個(gè)模塊，都需要定義一個(gè)數(shù)據(jù)通道和一個(gè)控制裝置。結(jié)構(gòu)中的數(shù)據(jù)通道可以用來代替最終圖形中的節(jié)點(diǎn)所對(duì)應(yīng)的操作器以及邊沿對(duì)應(yīng)的操作器之間的數(shù)據(jù)總線。數(shù)據(jù)總線轉(zhuǎn)換由控制裝置控制管理，它簡(jiǎn)單地可以被稱為有限狀態(tài)機(jī)（FSM）。圖5（a）和圖5（b）結(jié)構(gòu)分別對(duì)應(yīng)圖4中DFG和FDFG。值得注意的是，已獲得的數(shù)據(jù)通道其實(shí)是對(duì)應(yīng)圖形的擬拷貝，此外，因式分解的結(jié)構(gòu)較未能因式分解的結(jié)構(gòu)的潛力大很多。

?庫(kù)中每個(gè)已開發(fā)模塊的特征有：輸入輸出格式，可重復(fù)利用程度，潛力性以及通信協(xié)議。所有的這些特征都必須在對(duì)應(yīng)的數(shù)據(jù)表格中清晰地表明，以方便開發(fā)利用。圖6所示為第二等級(jí)模塊中可重復(fù)利用模塊的一般結(jié)構(gòu)。數(shù)據(jù)通道由基本的操作器組成，如加法器、乘法器、多路復(fù)用器、寄存器等。在這些基本操作器之間的數(shù)據(jù)轉(zhuǎn)換由一個(gè)控制器來完成，此控制器由時(shí)鐘信號(hào)（Clk）進(jìn)行同步操控。每個(gè)模塊的控制裝置由一個(gè)“Start”脈沖信號(hào)激活。當(dāng)計(jì)算時(shí)間的過程結(jié)束時(shí)，一個(gè)“End”脈沖信號(hào)向全局控制裝置表明模塊的數(shù)據(jù)輸出通道又可以繼續(xù)使用了。

Fig.6.(a)Generic module architecture.(b)Timing diagram of the module.??????? 至于第三等級(jí)模塊的硬件結(jié)構(gòu)的發(fā)展，可以這么說它是利用庫(kù)中第一、二等級(jí)模塊中的塊進(jìn)行運(yùn)作的。因此，數(shù)據(jù)通道是第一、二等級(jí)模塊組合的實(shí)例化，它連接著數(shù)據(jù)總線。在這個(gè)程度上來說，第二等級(jí)模塊的結(jié)構(gòu)可以被認(rèn)為是粗晶粒操作器。對(duì)于這種操作器，一個(gè)A3的因式分解過程只能應(yīng)用一次。這么說，如果控制算法包括兩個(gè)PI控制器，那么設(shè)計(jì)只能任意選擇其中唯一一次因式分解的PI控制器。第二等級(jí)的模塊容易操作把控，這只取決于它們的Start和End信號(hào)。對(duì)于這些模塊的協(xié)調(diào)是通過全局控制裝置在明確的界定時(shí)間點(diǎn)發(fā)出信號(hào)激活本地控制裝置而完成的，這一過程如圖7所示。全局控制裝置當(dāng)然也是在由“Start”脈沖信號(hào)激活，然后在輸出數(shù)據(jù)完成后產(chǎn)生的“End”脈沖信號(hào)中結(jié)束的。對(duì)于這種結(jié)構(gòu)，第三等級(jí)模塊也同樣用同樣的方式在上一等級(jí)模塊結(jié)構(gòu)中運(yùn)作。然而，每個(gè)等級(jí)模塊的結(jié)構(gòu)可以通過結(jié)構(gòu)性方法VHDL語言進(jìn)行編碼。?

驗(yàn)證設(shè)計(jì)結(jié)構(gòu)

驗(yàn)證的第一步是使用Modelsim和Maltab軟件工具一起進(jìn)行過程運(yùn)作仿真。這一步驟允許通過編寫VHDL修改設(shè)計(jì)結(jié)構(gòu)中的良性功能，同時(shí)可以經(jīng)過一系列實(shí)驗(yàn)平臺(tái)輸入波形進(jìn)行測(cè)試。第二驗(yàn)證步驟是在系統(tǒng)級(jí)程度上通過硬件在回路運(yùn)行步驟完成的，這個(gè)過程的目的在于確保第一次實(shí)驗(yàn)擔(dān)保，它通過在測(cè)試結(jié)構(gòu)中進(jìn)行硬件實(shí)時(shí)完成的，如圖8所示，它主要包括三個(gè)模塊。第一個(gè)是產(chǎn)生促進(jìn)模式，并保存在FPGA存儲(chǔ)模塊中。這些促進(jìn)模式直接來源于模擬階段，能夠與模擬系統(tǒng)進(jìn)行進(jìn)一步比較。第二個(gè)模塊是被用來測(cè)試的結(jié)構(gòu)，第三個(gè)模塊是一個(gè)連接FPGA和PC主機(jī)的通信接口模塊。此結(jié)構(gòu)的計(jì)算輸出應(yīng)當(dāng)集中進(jìn)行測(cè)試并通過通信接口送往PC主機(jī)，此目的是為了與在Matlab環(huán)境下仿真的結(jié)果進(jìn)行比較。一旦這個(gè)測(cè)試結(jié)果被驗(yàn)證成功，那么次設(shè)計(jì)的結(jié)構(gòu)將可以應(yīng)用于實(shí)際。

Fig.8.Hardware-in-the-loop procedure.?[30]D.Menard and O.Sentieys,“Automatic evaluation of the accuracy of fixed-point algorithms,”in Proc.IEEE/ACM Conf.Des.,Autom.and Test Eur.,2002,pp. 529–535, CD-ROM.[31]F.Zhengwei,J.E.Carletta,and R.J.Veillette,“A methodology for FPGA-based control implementation,”IEEE Trans.Control Syst. Technol.,vol.13,no. 6,pp.977–987, Nov. 2005.[32]Xilinx,Data Book,2006.[Online].Available:[33]Texas Instruments DSC Group,A Software Modularity Strategy for Digital Control System Motor.SPRU485A,Aug.2001, revised Oct.2003.