上次博文簡(jiǎn)要介紹了人們研究使用FPGA來(lái)進(jìn)行工業(yè)控制的驅(qū)動(dòng)力與FPGA器件與工具的介紹，本次介紹FPGA設(shè)計(jì)方法論中的FPGA體系及其開(kāi)發(fā)工具介紹。

1. FPGA一般體系結(jié)構(gòu)的描述

正如FPGA被定義為一個(gè)可配置邏輯塊（CLB）矩陣，各CLB由互連網(wǎng)絡(luò)相互關(guān)聯(lián)，且這些模塊全部是完全可編程的。存儲(chǔ)單元的邏輯控制塊以及它們之間的連接允許該組件可以滿足特定的應(yīng)用需要。此外，需要靈活的、可再編程的技術(shù)對(duì)其進(jìn)行配置，如FLASH、EPROM、SRAM等，這使得FPGA可以像微處理器具有一樣的靈活性。因此，本博文的其余部分將只討論迄今為止應(yīng)用最廣泛的基于SRAM的FPGA技術(shù)。（基于閃存的FPGA技術(shù)，雖然不具備詞綜靈活性，但是一些工作環(huán)境惡劣的應(yīng)用中，如航空航天事業(yè)對(duì)此有很大的興趣）。圖 1為基于SRAM為基礎(chǔ)FPGA 的一般結(jié)構(gòu)（）。

最近賽靈思賽靈思已經(jīng)采用 28 納米高性能低功耗工藝加速平臺(tái)開(kāi)發(fā)，推進(jìn)可編程勢(shì)在必行（）。不過(guò)，重要的是要知道這樣的信息只在短期內(nèi)是有效的，因?yàn)榧夹g(shù)在繼續(xù)向前邁進(jìn)。兩家主要的FPGA生產(chǎn)廠商是Xilinx公司和Altera公司。
最近，在FPGA的結(jié)構(gòu)內(nèi)部開(kāi)始引進(jìn)一些專用模塊如RAM，DSP加速器（帶有累加器的乘法器，高速時(shí)鐘管理電路，以及串行收發(fā)器等），嵌入式硬處理核如PowerPC處理器、ARM處理器，軟處理器內(nèi)核如Microblaze軟核。此外，在控制應(yīng)用中非常有趣的是Actel公司將模數(shù)轉(zhuǎn)換集成電路其融合到其FPGA中。盡管這種SoC并沒(méi)有取代前者的一般結(jié)構(gòu)，但它可以作為原有矩陣塊結(jié)構(gòu)的補(bǔ)充。
1）可配置邏輯塊（CLBs）：其結(jié)構(gòu)包括2個(gè)、4個(gè)或更多的邏輯單元（也稱為邏輯元件）。一個(gè)邏輯單元結(jié)構(gòu)如圖2所示，它是Xilinx FPGA的基本邏輯單元。

它由4位查找表（LUT），它可以被配置為一個(gè)16 × 1的ROM或RAM，或組合的功能。若要建立有效的算術(shù)運(yùn)算符，應(yīng)包含帶超前進(jìn)位的數(shù)據(jù)路徑。此外，可以使用帶有各種輸入（同步或異步，置位/復(fù)位，使能）的D觸發(fā)器控制輸出邏輯單元。這種結(jié)構(gòu)符合微觀狀態(tài)機(jī)的概念，因?yàn)檩敵隹梢耘渲米鳛橥贿壿媶卧妮斎搿?br /> B、HDL和FPGA
FPGA發(fā)展的初期僅僅用來(lái)進(jìn)行邏輯集成，并且可以用簡(jiǎn)單的CAD工具對(duì)其進(jìn)行描述；而這在可編程器件出現(xiàn)之前通常由TTL基本邏輯電路來(lái)完成。如今， FPGA正用于實(shí)現(xiàn)越來(lái)越復(fù)雜的功能。例如，單個(gè)FPGA便可實(shí)現(xiàn)一個(gè)完整的數(shù)字系統(tǒng)，因?yàn)槠鋬?nèi)部往往包含算術(shù)邏輯單元（ALU）、存儲(chǔ)器、通信單位等許多單元。
這一演變能夠在超大規(guī)模集成電路的最新進(jìn)展中找到起源，但它也和某些設(shè)計(jì)工具和設(shè)計(jì)方法的發(fā)展有關(guān)，這些盡管工具一開(kāi)始是為ASICs設(shè)計(jì)而提出的。這些工具大多是基于如VHDL或Verilog HDL之上的。IEEE標(biāo)準(zhǔn)的存在使得HDLs語(yǔ)言得到推廣，同時(shí)使高性能CAD工具在微電子領(lǐng)域得到創(chuàng)造和發(fā)展。因此，設(shè)計(jì)者可以利用HDLs語(yǔ)言通過(guò)不同層次的抽象分層和模塊化的設(shè)計(jì)方法，使用“自上而下”的理念，設(shè)計(jì)原創(chuàng)的電路結(jié)構(gòu)。相應(yīng)的設(shè)計(jì)流程分為以下四個(gè)步驟：
1）系統(tǒng)級(jí)，指出電路的特性；
2）行為層，由對(duì)電路的算法描述組成；
3）寄存器傳輸級(jí)（RTL），按組成電路結(jié)構(gòu)的組件進(jìn)行描述；
4）物理層，考慮到實(shí)際目標(biāo)硬件的特征形成描述。
在每一個(gè)抽象層次，未知的集成電路都是依靠HDL語(yǔ)言來(lái)描述的，如行為VHDL或綜合VHDL。最后將準(zhǔn)確還原最終電路的操作符和變量。
為了仿真和驗(yàn)證數(shù)字電路的功能，需要寫入和執(zhí)行各種測(cè)試文件。此外，由于各種模擬HDLs的出現(xiàn)，如Spectre HDL、VHDL - A和的VHDL - AMS，也可以在模擬每個(gè)抽象層次電路功能的同時(shí)考慮到其實(shí)際的環(huán)境。另一個(gè)可行的方法是在整個(gè)開(kāi)發(fā)過(guò)程中使用唯一的描述語(yǔ)言。這將在下一篇博文中進(jìn)行詳細(xì)講述。圖3描述了自上而下的分層設(shè)計(jì)方法和HDL開(kāi)發(fā)環(huán)境。

最近，F(xiàn)PGA的廠商已經(jīng)設(shè)計(jì)出套件軟件，使其既能進(jìn)行模擬仿真，也可自動(dòng)綜合成設(shè)計(jì)代碼。例如，Xilinx的ISE設(shè)計(jì)套件中的system generator即可完成此功能。（可以參考）
仿真結(jié)果是“準(zhǔn)確的位和時(shí)序周期”，這意味著在一個(gè)完全匹配Simulink仿真環(huán)境里面可以看到硬件執(zhí)行的結(jié)果。這種做法提供了一個(gè)基于FPGA的快速原型設(shè)計(jì)平臺(tái)。在這之前，自動(dòng)代碼生成的概念已被成功應(yīng)用在DSP處理器中（例如Maltab的Target Support Package中的Texas Instruments模塊就可以產(chǎn)生C2000上用于整個(gè)電機(jī)控制的復(fù)雜的多閉環(huán)控制算法，并集成AD轉(zhuǎn)換，PWM產(chǎn)生，脈沖編碼單元、捕獲單元、串行接口、CAN等各種接口）。毫無(wú)疑問(wèn)，這種解決方案在不久的將來(lái)會(huì)越來(lái)越多地應(yīng)用在新的控制算法評(píng)估中。然而到目前為止，這種方法仍僅限于不含復(fù)雜時(shí)序的設(shè)計(jì)的中。事實(shí)上，因?yàn)橛纱水a(chǎn)生的設(shè)計(jì)硬件結(jié)構(gòu)不是面積最優(yōu)化，故在實(shí)際工業(yè)上這是不被廣泛接受的。
最后，附上IEEE中所有關(guān)于HDL、ASIC設(shè)計(jì)的標(biāo)準(zhǔn)（參考?queryText=(HDL)&refinements=4294965399&openedRefinements=*&matchBoolean=true&rowsPerPage=100&searchField=Search All Text&sortType=asc_Publication Year&pageNumber=1&resultAction=SORT）。