以下是得到的綜合報告，主要就使用了1個DSP48E1資源，并且最高時鐘頻率高達552MHz，可滿足通信系統(tǒng)中頻數(shù)據(jù)處理。

Selected Device : 7k325tfbg676-3

Slice Logic Utilization:

Number of Slice LUTs : 16 out of 203800 0%

Number used as Logic: 16 out of 203800 0%

Number of DSP48E1s: 1 out of 840 0%

Timing Summary:

Minimum period: 1.811ns (Maximum Frequency: 552.273MHz)

Minimum input arrival time before clock: 0.694ns

Maximum output required time after clock: 0.568ns

圖4所示為去直流模塊的仿真波形

如圖4所示為去直流模塊的仿真波形，輸入為有直流偏置的正弦波，從圖中可看出輸出直流分量隨著濾波數(shù)據(jù)的增加慢慢收斂，而這個收斂速度取決于系數(shù)k，根據(jù)k的表達式可得，k的值取決于采樣周期和RC值，如果采樣頻率固定為245.76MHz，則RC值決定了k的取值。

根據(jù)多次仿真的到k的不同取值對模塊的影響：

k取值越大，DC值收斂得越快；k取值越小，DC值越穩(wěn)定、越平滑。因此，不是k取值越大越好，收斂快但是波動比較大，如圖5所示，這樣直流分量肯定是濾不干凈的。

圖5

究其原因，得從原理上著手，翻看了一下信號與系統(tǒng)書（這些基本概念長時間不用都還給老師了，平時還得多注意復習一下基礎(chǔ)知識），原來k的值決定了這個低通濾波器的截止頻率，輸出直流分量的波動性不僅僅跟k值有關(guān)，還與輸入信號頻率和采樣頻率有關(guān)，在本文實例中，輸入信號頻率為5MHz，采樣頻率為245.76MHz，在圖4中k=0x85，圖5中k=0x400，如圖6所式為k的兩個取值得到濾波器的幅頻特性，并且標出了輸入信號所在頻點（5MHz/245.76*2=0.04068）的幅度特性，分別為-29.98dB和-12.6dB，相差了近20dB。因此在設(shè)計去直流模塊時應根據(jù)實際應用情況決定k的取值。

圖6

本文介紹了一種信號去直流的新方法，但不是所有場合都試用，如果FPGA平臺DSP資源比較少，如SPARTAN系列，建議采用常規(guī)累加+移位的方法。而本文實例中采用Kintex7系列FPGA，有豐富的DSP資源，而采用此方法整個模塊只需要1個DSP48E1，并且能高速處理，因此非常適用。

參考文獻：

Xilinx White Paper: WQ279 Digitally Removing a DC Offset: DSP Without Mathematics