為了滿足時(shí)序約束的要求，輸入數(shù)據(jù)消耗速率必須保持在每時(shí)鐘周期1個(gè)輸入采樣。這種要求給處理時(shí)延帶來了挑戰(zhàn)，即我們無法在5條信道的TDM結(jié)構(gòu)中處理該問題。因此，在TDM組中將信道數(shù)量增加至 15 條，以延長同一信道矩陣中連續(xù)元素之間的處理時(shí)間。

球形檢測器設(shè)計(jì)

您可以將迭代球形檢測算法視為遍歷樹過程，樹 i 的每一層對(duì)應(yīng)于第 i 個(gè)天線的處理符號(hào)。實(shí)現(xiàn)遍歷樹有幾種可選方法。我們選擇的是廣度優(yōu)先搜索法，因?yàn)樵摲桨妇哂袀涫軞g迎的硬件友好特征。在每一層，只選擇具有最小部分歐氏距離的K節(jié)點(diǎn)來計(jì)算擴(kuò)展情況。這類檢測器稱為 K-best 檢測器。范數(shù)計(jì)算是在球形檢測器的部分歐氏距離 (PED) 模塊中完成的。根據(jù)樹的層次，我們可以利用3種不同的PED模塊。根節(jié)點(diǎn)PED模塊計(jì)算所有可能的PED（樹層次指數(shù)是 i = M = 8）。

第二層PED模塊分別對(duì)第一層計(jì)算得出的8個(gè)幸存路徑進(jìn)行計(jì)算，計(jì)算每個(gè)幸存路徑的8個(gè)可能PED。在樹層次指數(shù) i = 7的情況下，將得出64個(gè)生成PED。第三類PED模塊用于樹的其它層次，負(fù)責(zé)為上一級(jí)計(jì)算得出的所有PED計(jì)算出最近節(jié)點(diǎn)的PED。這會(huì)將每一層的分支數(shù)量固定為 K = 64，如此傳播至最后一層 i = 1 ，并產(chǎn)生64個(gè)最終PED以及它們的檢測符號(hào)序列。SD流水線架構(gòu)可允許在每個(gè)時(shí)鐘周期中進(jìn)行數(shù)據(jù)處理。因此，樹的每一層只需要 1 個(gè) PED 模塊，從而使PED模塊總數(shù)量與樹的層數(shù)量相等。這樣對(duì)4×4 64-QAM調(diào)制方式而言，PED的總數(shù)量為 8。圖 3為 SD 結(jié)構(gòu)圖。

圖 3 球形檢測器處理流水線

FPGA性能實(shí)現(xiàn)目標(biāo)

目標(biāo)FPGA器件為Xilinx Virtex-5，其目標(biāo)時(shí)鐘頻率是225MHz。如果為每個(gè)數(shù)據(jù)副載波估計(jì)信道矩陣，就會(huì)限制每個(gè)信道矩陣的處理時(shí)間。對(duì)于選定的時(shí)鐘頻率和5MHz通信帶寬（在WiMAX系統(tǒng)中相當(dāng)于360個(gè)數(shù)據(jù)副載波），我們可以按如下公式計(jì)算每個(gè)信道矩陣間隔的可用處理時(shí)鐘周期數(shù)：

如前所述，我們?cè)O(shè)計(jì)了計(jì)算量要求最高的 4×4 天線與 64-QAM 調(diào)制方案的配置結(jié)構(gòu)。本方案的原始數(shù)據(jù)速率可達(dá)到 83.965Mb/s。

針對(duì) FPGA 的高級(jí)綜合

高級(jí)綜合工具將具體算法的高級(jí)描述作為其輸入，可執(zhí)行并生成基于FPGA實(shí)現(xiàn)的 RTL 描述，如圖4所示。該RTL描述可與參考設(shè)計(jì)、IP核或已有RTL代碼結(jié)合在一起，利用傳統(tǒng)Xilinx ISE/EDK工具來創(chuàng)建完整的FPGA實(shí)現(xiàn)方案。

圖 4 – 針對(duì) FPGA 的高級(jí)綜合

現(xiàn)代高級(jí)綜合工具將非定時(shí)C/C++描述作為輸入規(guī)范。該工具對(duì)同一C/C++ 代碼執(zhí)行 2 種解讀：輸入/輸出行為的順序語義與基于 C/C++ 代碼與編譯器指令的架構(gòu)規(guī)范。這些高級(jí)綜合工具根據(jù) C/C++ 代碼、編譯器指令以及目標(biāo)吞吐量的要求來生成高性能的流水線架構(gòu)。高級(jí)綜合工具還具有流水線級(jí)數(shù)的自動(dòng)插入與資源共享等其它功能，這樣可減少 FPGA資源的消耗?；旧现v，高級(jí)綜合工具提高了FPGA設(shè)計(jì)的抽象級(jí)，并將耗時(shí)且容易發(fā)生錯(cuò)誤的RTL設(shè)計(jì)任務(wù)實(shí)現(xiàn)透明化。

我們將重點(diǎn)集中在 C++ 描述的使用，其目標(biāo)是利用 C++ 模板類來代表任意精度的整數(shù)類型以及利用模板功能來代表架構(gòu)中參數(shù)化的模塊。

圖5給出總體設(shè)計(jì)方案，出發(fā)點(diǎn)是從MATLAB?功能描述中獲得的C/C++參考代碼。如圖所示，在任何硬件目標(biāo)平臺(tái)中實(shí)現(xiàn)應(yīng)用的第一步通常是重組C/C++ 參考代碼。我們將“重組”表示為將原始C/C++ 代碼以一種更適合目標(biāo)處理引擎的格式進(jìn)行重寫（通常是為了使代碼清晰明了、易于概念理解而不考慮最優(yōu)性能）。例如，必須重新排列DSP處理器中的應(yīng)用代碼，以便算法可以高效地利用緩存。當(dāng)目標(biāo)器件是FPGA時(shí)，重組可能包括：重寫代碼用以表示可達(dá)到預(yù)期吞吐量的架構(gòu)規(guī)范，或重寫代碼以高效利用FPGA的特定功能，例如嵌入式DSP宏。

圖 5 C/C++ 改進(jìn)型迭代設(shè)計(jì)方案