我們通過(guò)利用傳統(tǒng)C/C++編譯器（例如 gcc），并重新利用適用于C/C++參考代碼校驗(yàn)的C/C++級(jí)測(cè)試臺(tái)，可實(shí)現(xiàn)對(duì) C/C++ 執(zhí)行代碼的功能校驗(yàn)。C/C++執(zhí)行代碼是高級(jí)綜合工具的主要輸入。但是，額外輸入會(huì)顯著影響生成硬件、及其性能和FPGA資源的使用數(shù)量。因此存在 2 個(gè)基本約束條件，分別為目標(biāo)FPGA系列產(chǎn)品與目標(biāo)時(shí)鐘頻率，它們都會(huì)影響生成架構(gòu)中流水線級(jí)數(shù)的數(shù)量。

此外，高級(jí)綜合工具可接受編譯器指令（例如，在C/C++ 代碼中插入注解），使設(shè)計(jì)者可以在不同C/C++代碼段中應(yīng)用不同的指令類型。例如，應(yīng)用于循環(huán)（例如，循環(huán)展開(kāi)）和其它數(shù)組（例如，指定哪些 FPGA 資源必須用于執(zhí)行數(shù)組操作）的指令。

根據(jù)這些輸入，高級(jí)綜合工具生成輸出架構(gòu) (RTL)，并報(bào)告其吞吐量。然后設(shè)計(jì)者根據(jù)吞吐量的大小來(lái)修改指令，執(zhí)行C/C++代碼。如果生成的架構(gòu)滿足吞吐量方面的要求，則RTL輸出用于FPGA實(shí)現(xiàn)工具 (ISE/EDK) 的輸入。

只有在完成邏輯綜合和布局布線之后，才報(bào)告可實(shí)現(xiàn)的最終時(shí)鐘頻率和FPGA資源使用數(shù)量。如果該設(shè)計(jì)不能滿足時(shí)序和FPGA資源限制這2方面要求，則該設(shè)計(jì)與預(yù)期設(shè)計(jì)不相符，那么設(shè)計(jì)者應(yīng)修改C/C++執(zhí)行代碼或編譯器指令。

SD高級(jí)綜合實(shí)現(xiàn)

我們已經(jīng)利用A u t o E S L的AutoPilot 2010.07.ft 工具實(shí)現(xiàn)了圖1所示的WiMAX球形解碼器的3個(gè)關(guān)鍵構(gòu)建模塊。需要重點(diǎn)強(qiáng)調(diào)的是，本方案所選擇的算法與最近SDR會(huì)議論文中的算法一致，因此可以實(shí)現(xiàn)相同的BER。

在本節(jié)中，我們給出了用于該特殊實(shí)現(xiàn)的代碼重寫(xiě)與編譯器指令的具體示例。從MATLAB功能描述中獲得的原始C參考代碼大約有2000行，包括綜合C代碼與驗(yàn)證C代碼。

代碼只包括使用C內(nèi)置數(shù)據(jù)類型的定點(diǎn)運(yùn)算。一個(gè)對(duì)FPGA友好的實(shí)現(xiàn)幾乎可以完成所有要求的浮點(diǎn)運(yùn)算（例如 sqrt）。除了描述 FPGA 綜合功能的C參考代碼之外，還有一個(gè)完整的C級(jí)驗(yàn)證測(cè)試平臺(tái)。我們從MATLAB描述中生成輸入測(cè)試矢量和重要的輸出參考文件。

原始C / C + +參考代碼符合MATLAB 規(guī)范的比特精度要求，并可通過(guò)由多個(gè)數(shù)據(jù)集構(gòu)成的回歸分析套件。該C/C++參考代碼經(jīng)歷了不同類型的代碼重組。例如，圖5顯示了3個(gè)我們已經(jīng)實(shí)現(xiàn)的代碼重組的例子。我們重新使用 C 級(jí)驗(yàn)證設(shè)施來(lái)檢驗(yàn) C/C++代碼執(zhí)行中的任何變化。而且，我們是在 C 級(jí)執(zhí)行所有驗(yàn)證，而不是在寄存器傳送級(jí)，這樣可避免非常耗時(shí)的RTL仿真，從而有助于減少總體開(kāi)發(fā)時(shí)間。

宏架構(gòu)說(shuō)明

代碼重構(gòu)的最重要部分是重寫(xiě)C/C++代碼，以描述可有效實(shí)現(xiàn)特定功能的宏架構(gòu)。換句話說(shuō)，設(shè)計(jì)人員負(fù)責(zé)宏架構(gòu)說(shuō)明，而高級(jí)綜合工具負(fù)責(zé)宏架構(gòu)的生成。這類代碼重組對(duì)得到的吞吐量和質(zhì)量結(jié)果具有重大影響。就球形解碼器而言，有幾個(gè)這類代碼重組的實(shí)例。例如，為了滿足信道排序模塊的高吞吐量要求，設(shè)計(jì)人員應(yīng)使用C/C++來(lái)描述圖2所示的宏架構(gòu)。

這類C/C++代碼由幾個(gè)以數(shù)組為傳遞參數(shù)的函數(shù)構(gòu)成。該高級(jí)綜合工具可自動(dòng)調(diào)用乒乓緩沖器中的數(shù)組，以實(shí)現(xiàn)在流
水線中并行執(zhí)行多個(gè)矩陣計(jì)算模塊。本級(jí)代碼重組的另一個(gè)實(shí)例是決定特定模塊的TDM結(jié)構(gòu)中所使用信道的數(shù)量（例如，信道矩陣重排序模塊使用5條信道，修正后的實(shí)部QR分解模塊使用15條信道）。

圖6是宏架構(gòu)說(shuō)明的一個(gè)實(shí)例。圖3為描述球形檢測(cè)器的C++代碼片段框圖。我們注意到圖中有一條調(diào)用9個(gè)函數(shù)的流水線，其中每個(gè)函數(shù)代表圖3中的一個(gè)模塊。函數(shù)之間的通信通過(guò)傳遞數(shù)組來(lái)完成，這些數(shù)組被第5行和第7行的適當(dāng)指令 (pragmas) 映射至數(shù)據(jù)流接口（不是 FPGA 嵌入式 BRAM 存儲(chǔ)器）。

圖 6 球形檢測(cè)器宏架構(gòu)描述

參數(shù)化的重要性

參數(shù)化是代碼重寫(xiě)的另一個(gè)關(guān)鍵實(shí)例。我們廣泛利用C++模板函數(shù)來(lái)表示架構(gòu)中的參數(shù)化模塊。在球形解碼器的實(shí)現(xiàn)過(guò)程中，該類代碼重寫(xiě)有幾個(gè)不同實(shí)例。一個(gè)具體實(shí)例是應(yīng)用于信道重排序模塊的不同類型矩陣操作。圖2所示的矩陣計(jì)算模塊（4×4, 3×3與2×2）就包含不同類型的矩陣操作，例如矩陣求逆或矩陣相乘。將這些模塊進(jìn)行編碼并作為 C++ 模板函數(shù)，模板參數(shù)即矩陣的行數(shù)與列數(shù)。

圖7為矩陣相乘的C++模板函數(shù)。除了矩陣行數(shù)和列數(shù)這兩個(gè)參數(shù)之外，該模板函數(shù)還有第三個(gè)參數(shù)，即MM_II（矩陣相乘初始化間隔），該參數(shù)用于指定二次連續(xù)循環(huán)迭代之間的時(shí)鐘周期數(shù)量。第 9 行的指令 (pragma)用于對(duì)具體實(shí)例所需吞吐量進(jìn)行參數(shù)化。這是一項(xiàng)很重要的功能，原因是它可對(duì)生成的微體系架構(gòu)產(chǎn)生重要影響—也就是高級(jí)綜合工具具備充分利用資源共享的能力，從而可以減少用于具體實(shí)現(xiàn)中的 FPGA 資源數(shù)量。例如，高級(jí)綜合工具僅僅通過(guò)修改初始化間隔 (Initiation Interval) 參數(shù)并使用相同的 C++ 代碼，即可在執(zhí)行不同矩陣求逆(4×4, 3×3, 2×2) 模塊的過(guò)程中自動(dòng)實(shí)現(xiàn)不同層面的資源共享。

圖 7 代碼參數(shù)化實(shí)例

FPGA最優(yōu)化