器件選擇好之后，下一步影響項目成敗最關(guān)鍵的部分就是電源架構(gòu)了。這個因素往往被忽視?，F(xiàn)代FPGA的核心電壓通常介于0.9V到1.5 V之間。相對于高性能FPGA而言，這種器件需要的靜態(tài)電流可能很高，而且器件完成配置并開始計時后的動態(tài)電流也很大。

設(shè)計中的功耗估算非常重要，需要在項目早期進(jìn)行，以準(zhǔn)確評估電源架構(gòu)。賽靈思提供功耗估算電子數(shù)據(jù)表，您可在以下網(wǎng)址下載： ucts/design_tools/logic_design/xpe.htm。在電子數(shù)據(jù)表中，您可根據(jù)選定器件的環(huán)境參數(shù)選擇FPGA資源的時鐘速率和翻轉(zhuǎn)率。如果您不確定，寧可做出更謹(jǐn)慎的選擇，也就是要對估算做出悲觀考慮而不是過于樂觀。一旦明確了FPGA的電源要求，就能將其整合到系統(tǒng)的整體功耗預(yù)算中，并在此基礎(chǔ)上明確電源架構(gòu)。

有的系統(tǒng)需要較大電流，我們建議采用開關(guān)DC/DC轉(zhuǎn)換器保持整體效率，確保單元散熱設(shè)計不是很復(fù)雜。如果需要的電流較低，而且系統(tǒng)必須特別注意避免噪聲，也就是說為高速串行鏈路或敏感型ADC、DAC組件提供電源的話，那么您可采用線性穩(wěn)壓器和額外的濾波機制。在所有情況下，您都應(yīng)該仔細(xì)閱讀具體器件的數(shù)據(jù)手冊。

一旦完成FPGA設(shè)計，您就應(yīng)該使用賽靈思ISE?設(shè)計套件中的XPower Analyzer獲得詳細(xì)的功耗估算。這一步驟將幫助您完成電源架構(gòu)的設(shè)計工作。

此外，您還應(yīng)考慮板上器件的電源去耦問題?，F(xiàn)代器件的開關(guān)速度比調(diào)節(jié)電壓的電源快很多倍。如果不采用去耦電容，這種局面就會導(dǎo)致當(dāng)穩(wěn)壓器上升時電源軌下降。理想情況下，應(yīng)讓去耦電容的值在結(jié)合PCB層間電容時的阻抗曲線低于0.1Ω，而且可能的話應(yīng)在100 kHz到1 GHz之間。要實現(xiàn)這樣的性能，應(yīng)采用一系列去耦電容值，每個值都有不同的自諧振頻率。這種方法可讓電源抑制比（PSRR）值不佳的器件也能實現(xiàn)最佳性能，而PSRR在某些器件上會隨工作頻率的上升而下降。

最后，要盡可能減少額外電壓軌的數(shù)量，這有助于降低解決方案的復(fù)雜性。此外，您還應(yīng)注意到任何電源軌排序或斜坡速率，并確保您的解決方案能夠滿足這些要求。

時鐘和復(fù)位樹

您的系統(tǒng)需要至少一個時鐘工作。通常讓邏輯級振蕩器在所需頻率上工作?？紤]振蕩器時，要注意一系列問題。其中振蕩器所需的輸出頻率和穩(wěn)定性是關(guān)鍵參數(shù)。振蕩器穩(wěn)定性單位為PPM（百萬分之一），通常為+/-50 PPM或+/-100 PPM。

驅(qū)動高速串行鏈路或為ADC/DAC提供時鐘的振蕩器通常還需要低相位噪聲和低抖動。保持低噪聲和低抖動非常重要，因為低噪聲有助于降低高速鏈路的誤碼率，而高噪聲和高抖動則會增加ADC和DAC上的噪聲水平，從而降低信噪比。

您還應(yīng)考慮輸出信號標(biāo)準(zhǔn)。LVDS或LVPECL等差分信號的抗噪性比單端LVCMOS或LVTTL輸出要好。此外，差分信號還能減少EMI問題，加速上升和下降時間。不過，差分信號的相位噪聲性能比單端輸出要差。高性能系統(tǒng)將采用正弦波振蕩器作為主時鐘源以減少相位噪聲和抖動的影響，這在ADC和DAC計時情況下尤其如此。

由于FPGA可在內(nèi)部支持多個時鐘域，因此目前系統(tǒng)通常采用一個以上的時鐘域。如果不能通過DLL、DCM或PLL等內(nèi)部時鐘資源實現(xiàn)所需的分頻，那么設(shè)計人員往往會采用高速時鐘和低速率時鐘相結(jié)合。此外，不同的協(xié)議或算法也會需要不同的時鐘頻率，從而在設(shè)計中創(chuàng)建多個時鐘和時鐘域。圖3給出了典型的時鐘樹。