聲學(xué)相機(jī)是一種將空間視頻信息與聲場測量信息結(jié)合并可視化顯示的技術(shù)，主要由傳感器陣列、數(shù)據(jù)采集系統(tǒng)、數(shù)據(jù)處理系統(tǒng)三部分組成，廣泛應(yīng)用于戰(zhàn)略軍工、工業(yè)降噪、無損檢測等領(lǐng)域。目前，德國CAE公司Bionic112Array系列聲學(xué)相機(jī)擁有112個傳聲器陣元、24bit的分辨率以及48kHz的采樣率，實(shí)現(xiàn)了距離大于0。2m遠(yuǎn)場聲源的二維成像；丹麥B&K也研制出了30陣元的便捷式聲學(xué)相機(jī)PULSEReflex系列。國內(nèi)，其高科技基于32通道的優(yōu)化曲面陣推出了高性能的KeyVES-U系列，實(shí)現(xiàn)了對300kHz~12kHz聲源的定位成像，并通過PXI總線完成數(shù)據(jù)的傳輸。

聲學(xué)相機(jī)對采集系統(tǒng)的自噪聲非常敏感，并且需要同步地獲取大量傳聲器接收到的聲學(xué)信號，以及實(shí)現(xiàn)大帶寬下的數(shù)據(jù)傳輸，因此一款高性能的聲學(xué)相機(jī)就對采集系統(tǒng)的采樣精度、本底噪聲、通道數(shù)量等性能指標(biāo)提出了較高的要求。本文針對這一問題設(shè)計(jì)了一款基于FPGA控制的數(shù)據(jù)采集模塊，解決了不同聲學(xué)相機(jī)所需通道數(shù)不同的難題，滿足對不同種類傳聲器陣元的信號進(jìn)行數(shù)據(jù)采集的需求，并且論述了該模塊的整體設(shè)計(jì)過程與擴(kuò)展性分析，通過實(shí)際測試給出了采集模塊性能指標(biāo)。

1硬件設(shè)計(jì)

1.1總體架構(gòu)設(shè)計(jì)

隨著半導(dǎo)體工藝的發(fā)展，F(xiàn)PGA的性能和容量在逐年地提升，其價格和功耗卻持續(xù)降低，越來越多嵌入式儀器儀表的開發(fā)都采用了FPGA作為最優(yōu)解決方案。本次設(shè)計(jì)的采集系統(tǒng)主要由FPGA、采集模塊組以及千兆以太網(wǎng)通信三部分構(gòu)成，如圖1所示。

圖1硬件架構(gòu)

上位機(jī)通過千兆以太網(wǎng)發(fā)送的命令幀格式如表1

表1命令幀格式

所示，數(shù)據(jù)傳輸?shù)膸袷饺鐖D2所示。

圖2數(shù)據(jù)幀格式

1.2采集模塊設(shè)計(jì)

1.2.1器件的選型

采集模塊中ADC芯片的選取需要考慮其轉(zhuǎn)換類型、量程、分辨率、采樣率、通道數(shù)、動態(tài)范圍、輸入輸出接口等參數(shù)，表2列舉了工程中常見的幾款ADC芯片的性能指標(biāo)，本次設(shè)計(jì)擇優(yōu)選擇了ADI公司推出的AD7768芯片。

表2ADC芯片性能指標(biāo)

由于傳聲器的輸出電壓信號通常是毫伏級別，其遠(yuǎn)遠(yuǎn)小于ADC芯片的量程范圍，因此，需要對輸入的電壓信號進(jìn)行放大處理，選取PGA芯片作為整個采集系統(tǒng)的輸入級，使得采集模塊的輸入阻抗大于1GΩ，并且通過改變PGA的增益系數(shù)可靈活匹配不同種類傳聲器的信號放大需求。表3列舉了幾款常見的PGA芯片性能指標(biāo)，擇優(yōu)選擇了TI公司推出的PGA4311芯片，通過LTC6363芯片將PGA輸出的電壓信號完成單端轉(zhuǎn)差分的操作，以匹配了AD7768芯片的差分輸入接口。

表3PGA芯片性能指標(biāo)

1.2.2可擴(kuò)展性分析

圖3模塊硬件構(gòu)成

采集模塊硬件構(gòu)成如圖3所示，總共消耗FPGA的I/O資源數(shù)為16個。由圖2可知，單個采集模塊每個網(wǎng)絡(luò)包占用42B固定包頭、4B的幀頭、4B的包計(jì)數(shù)以及4B的CRC校驗(yàn)，單個模塊1次采樣有32B數(shù)據(jù)，上位機(jī)要求一個數(shù)據(jù)報中包含M個采集模塊N次同步采樣的數(shù)據(jù)，則發(fā)送個包的時間T為：

T=（54+MN×32）/125（1）

設(shè)采樣頻率為fs，則采集系統(tǒng)實(shí)現(xiàn)連續(xù)數(shù)據(jù)傳輸需要滿足的條件為：

T《N/fs（2）

EP4CE55型FPGA擁有的用戶I/O數(shù)量為374個，即M還需滿足：

16M《374（3）

通過硬件上增添采集模塊，并根據(jù)式（2）和式（3）調(diào)整AD采樣率fs以及單次發(fā)送的采集點(diǎn)數(shù)N即可實(shí)現(xiàn)通道數(shù)可調(diào)的功能。例如，fs設(shè)置為125kHz，128通道同步采集（M=16），一個數(shù)據(jù)報中包含8次采集數(shù)據(jù)（N=8），可以求得發(fā)送時間T=33。2μs，緩存N次的時間為64μs，消耗I/O數(shù)量256個，滿足了通道數(shù)擴(kuò)展的條件。

2軟件設(shè)計(jì)與實(shí)現(xiàn)

程序流程圖如圖4所示，程序上實(shí)現(xiàn)了上位機(jī)與FPGA之間的千兆以太網(wǎng)通信、FPGA對上位機(jī)指令的響應(yīng)與校驗(yàn)以及采集數(shù)據(jù)高速緩存與實(shí)時上傳。

圖4程序流程圖

2.1指令校驗(yàn)?zāi)K設(shè)計(jì)

圖5校驗(yàn)?zāi)K邏輯波形

FPGA通過同步于以太網(wǎng)時鐘信號上升沿對數(shù)據(jù)總線進(jìn)行連續(xù)地判斷，該模塊的邏輯仿真波形如圖5所示，實(shí)現(xiàn)功能如下：

（1））識別出上位機(jī)的全局啟動指令，并將全局使能信號（en_glob）置“1”，隨后，當(dāng)接收到全局停止指令后，清零全局使能信號；

（2））識別出上位機(jī)的PGA配置指令，將PGA的配置使能信號（en_pga_w）置“1”，并寄存配置信息到寄存器“pga_data”中，當(dāng)PGA配置完成后將使能信號置“0”；

（3））識別出上位機(jī)的ADC寄存器配置指令，置“1”ADC的配置使能信號（en_adc_w）后寄存配置信息到寄存器“adc_addr_data”中，當(dāng)ADC配置完成后清零使能信號。

2.2PGA控制模塊

PGA4311芯片通過SPI接口實(shí)現(xiàn)與FPGA芯片的數(shù)據(jù)交互。對級聯(lián)的PGA芯片進(jìn)行配置時，需要對第一片PGA連續(xù)進(jìn)行兩次增益系數(shù)的配置，PGA通道寄存器輸入的數(shù)據(jù)L（1~255十進(jìn)制）與實(shí)際增益系數(shù)K的關(guān)系如式（4）所示：

K（dB）=31.5-［0。5×（255-N）］（4）

PGA控制模塊實(shí)現(xiàn)的功能如下：

（1））當(dāng)采集系統(tǒng)接收到上位機(jī)發(fā)出的全局使能指令時，對所有通道寫入十六進(jìn)制數(shù)“C0”，實(shí)現(xiàn)下位機(jī)的默認(rèn)配置功能；

（2））當(dāng)系統(tǒng)識別到上位機(jī)發(fā)送的在線修改指令時，將指定參數(shù)寫入PGA芯片，并返回等待指令狀態(tài)。

如圖6的邏輯仿真圖所示，首先，全局使能后通過兩次SPI通信完成了8個通道增益系數(shù)的默認(rèn)配置，隨后，分別實(shí)現(xiàn)了兩次在線修改各通道增益寄存器的操作。

圖6PGA配置模塊邏輯波形

2.3ADC控制模塊

AD7768芯片的數(shù)據(jù)輸出形式如圖7所示，其中“DRDY”信號的頻率代表了ADC的采樣率，F(xiàn)PGA根據(jù)每個“DCLK”的下降沿對“DOUT”進(jìn)行讀取。

圖7通道并行數(shù)據(jù)輸出模式

圖8為系統(tǒng)工作在125kHz采樣率下，F(xiàn)PGA讀取單個采集模塊ADC通道7數(shù)據(jù)的實(shí)際邏輯波形圖，其中“AD_Data_Valid”信號作為FIFO的寫時鐘信號，另外，“ad_go”為后級以太網(wǎng)傳輸?shù)陌l(fā)送使能脈沖。

圖8數(shù)據(jù)讀取波形

2.4千兆以太網(wǎng)控制模塊

千兆以太網(wǎng)控制模塊的主要功能如下：

（1））ARP協(xié)議獲取并緩存上位機(jī)的MAC地址與IP地址；

（2））UDP協(xié)議實(shí)現(xiàn)指令回饋與數(shù)據(jù)傳輸功能；

（3））通過ICMP協(xié)議實(shí)時觀測網(wǎng)絡(luò)連接是否暢通。

上位機(jī)發(fā)送18B的“AA”對采集系統(tǒng)進(jìn)行網(wǎng)絡(luò)抓包測試，ARP應(yīng)答與指令響應(yīng)功能如圖9所示；上位機(jī)通過DOS系統(tǒng)，輸入ping指令對ICMP協(xié)議進(jìn)行測試，其結(jié)果如圖10所示。

圖9ARP與UDP協(xié)議的實(shí)現(xiàn)

圖10ICMP協(xié)議的實(shí)現(xiàn)