結(jié)合數(shù)據(jù)采集在往復(fù)式壓縮機(jī)在線監(jiān)測(cè)系統(tǒng)中的應(yīng)用， 設(shè)計(jì)了以FPGA（現(xiàn)場(chǎng)可編程門陣列）為核心的邏輯控制模塊的多通道數(shù)據(jù)采集系統(tǒng)。整個(gè)采集系統(tǒng)可實(shí)現(xiàn)16 路最大工作頻率為100kHz 的模擬信號(hào)的采集。設(shè)計(jì)中采用了自頂向下的方法， 將FPGA 依據(jù)邏輯功能劃分為幾個(gè)模塊， 詳細(xì)論述了各模塊的設(shè)計(jì)方法。各邏輯模塊設(shè)計(jì)使用VHDL 語(yǔ)言， 并在ISE 中完成軟件設(shè)計(jì)和仿真。

　　數(shù)據(jù)采集在工業(yè)測(cè)控領(lǐng)域里有廣泛的應(yīng)用， 它已成為計(jì)算機(jī)測(cè)控系統(tǒng)的一個(gè)重要的環(huán)節(jié)， 尤其在設(shè)備故障監(jiān)測(cè)系統(tǒng)中，由于各種設(shè)備的結(jié)構(gòu)復(fù)雜， 運(yùn)動(dòng)形式多種多樣， 發(fā)生故障的可能部位很難確定， 因此我們需要從設(shè)備的各個(gè)部位來提取大量的、連續(xù)的數(shù)據(jù)作為設(shè)備狀態(tài)的信息， 以此來分析、判斷設(shè)備是否存在故障， 這就需要高速、高性能的數(shù)據(jù)采集系統(tǒng)來保證采集到的數(shù)據(jù)的實(shí)時(shí)性; 同時(shí)， 我們需要對(duì)同一設(shè)備的不同位置的信號(hào)進(jìn)行同步采集， 并借助一些手段來提取特征（例如繪制軸心軌跡圖）以判斷設(shè)備的運(yùn)行狀態(tài)。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)中， 通常采用單片機(jī)或DSP 作為主控制器來控制ADC、存儲(chǔ)器及其他相關(guān)的外圍電路來工作。但是這些傳統(tǒng)的設(shè)計(jì)中都存在著一些不足， 單片機(jī)的時(shí)鐘頻率較低且通過軟件編程來實(shí)現(xiàn)數(shù)據(jù)采集， 難以實(shí)現(xiàn)高速、高性能、多通道數(shù)據(jù)采集系統(tǒng)的要求; DSP 雖然速度快， 但是它更擅長(zhǎng)處理復(fù)雜的數(shù)學(xué)運(yùn)算， 對(duì)于數(shù)采系統(tǒng)要求的簡(jiǎn)單高速的讀寫操作來說， 是一種資源的浪費(fèi)。而FPGA（現(xiàn)場(chǎng)可編程門陣列）在高速數(shù)據(jù)采集上具有更大的優(yōu)點(diǎn)， FPGA 體積小、功耗低、時(shí)鐘頻率高、內(nèi)部延時(shí)小、全部控制邏輯由硬件完成， 另外編程配置靈活、開發(fā)周期短、利用硬件描述語(yǔ)言來編程， 可實(shí)現(xiàn)程序的并行執(zhí)行、這將會(huì)大大提高系統(tǒng)的性能。