作者：Steve Leibson, 賽靈思戰(zhàn)略營(yíng)銷與業(yè)務(wù)規(guī)劃總監(jiān)

我上篇博文“我們能相信HLS嗎？Brian Bailey想知道，也許你也想知道”，在LinkedIn網(wǎng)站各種FPGA相關(guān)的群組中引發(fā)了非比尋常的關(guān)注和討論。

這是LinkedIn網(wǎng)站SOC討論區(qū)中Joel Jamais的回復(fù)：
“事實(shí)上，我去年曾經(jīng)被借調(diào)了幾個(gè)月，去參加一個(gè)HLS項(xiàng)目，這個(gè)項(xiàng)目有兩家有競(jìng)爭(zhēng)關(guān)系的HLS CAD工具提供商，目標(biāo)是一些已經(jīng)完成RTL編碼的IP模塊。它們面臨的挑戰(zhàn)是優(yōu)化面積、速度以及功耗。參賽選手是：
1: HLS工具提供商1號(hào)
2: HLS 工具提供商2號(hào)
3: 手工編寫RTL代碼

當(dāng)時(shí)我在這個(gè)實(shí)驗(yàn)中的角色是一名工程顧問(wèn)，工作僅限于設(shè)置和運(yùn)行PLDRC（linting）、綜合、靜態(tài)時(shí)序分析、PTPX等工具，而RTL代碼是由這兩個(gè)HLS工具來(lái)輸出，每天，這兩個(gè)在幕后工作的HLS工具都會(huì)輸出一次或者多次迭代的RTL代碼。每一次迭代都會(huì)解決一些linting錯(cuò)誤，或者是減小面積，或者是解決時(shí)序違例，或者是降低功耗。這個(gè)工作是不包括DFT的。經(jīng)過(guò)兩個(gè)月，初步結(jié)論是手工編寫的RTL代碼是最優(yōu)的，然后是兩個(gè)HLS工具其中的一個(gè)。隨后，我被派到另外一個(gè)項(xiàng)目，因此失去了繼續(xù)對(duì)HLS工具評(píng)頭論足的機(jī)會(huì)。

考慮到在這個(gè)實(shí)驗(yàn)中我的角色的局限性， 我覺(jué)得，要想和有經(jīng)驗(yàn)的RTL設(shè)計(jì)人員手工編寫的代碼去競(jìng)爭(zhēng)，
HLS工具還有一些路要走，特別是那些控制邏輯多于數(shù)據(jù)通路邏輯的設(shè)計(jì)。換句話說(shuō)，如果數(shù)據(jù)通路邏輯，比如一個(gè)DSP功能，已經(jīng)是用C語(yǔ)言（或C++，或SystemC）實(shí)現(xiàn)編碼的，那么完全有理由去使用這些HLS工具，因?yàn)?，通過(guò)HLS工具轉(zhuǎn)換得到的RTL代碼，只需要再做一些RTL增量開(kāi)發(fā)，去滿足linting規(guī)則檢查，實(shí)現(xiàn)面積、時(shí)序、功耗的優(yōu)化，以及插入DFT?！?/p>

還是LinkedIn網(wǎng)站SOC討論區(qū)，Brian Logsdon的回復(fù)：
“每一個(gè)正常的人在發(fā)布設(shè)計(jì)之前，都會(huì)使用HLS、GLS、STA、FEC以及PRA。要想交付的方案工作起來(lái)更有保障，唯一的方法就是使用上述所有的工具?！?/p>

這是LinkedIn網(wǎng)站上ASIC、FPGA和SoC工程師群組的ASIC討論區(qū)，Doug Walby的答復(fù)：
“我正在構(gòu)建一個(gè)驗(yàn)證用例去驗(yàn)證一個(gè)由HLS工具產(chǎn)生的設(shè)計(jì)。如果你喜歡象調(diào)試門級(jí)電路那樣去調(diào)試RTL，那么HLS非常適合你。如果你更喜歡RTL代碼有一個(gè)更實(shí)用的外表，并且喜歡在手工編寫的RTL代碼這樣的抽象層次上進(jìn)行調(diào)試，那么你很可能就會(huì)失望。如果你想要盲目相信自己的RTL代碼沒(méi)有缺陷，不經(jīng)過(guò)RTL驗(yàn)證就發(fā)布，那么HLS可能會(huì)對(duì)你有幫助，這樣可以避免出現(xiàn)另外一個(gè)人在使用RTL代碼并行開(kāi)發(fā)的同時(shí)，無(wú)法發(fā)現(xiàn)C代碼中任何錯(cuò)誤的情況?！?/p>

LinkedIn網(wǎng)站FPGA群組，Phil Duff的回復(fù)：
“我們?cè)贖LS上有著第一手的使用經(jīng)驗(yàn)，我們正處于拓展產(chǎn)品的過(guò)程中，它是一個(gè)商業(yè)/工業(yè)的通信系統(tǒng)。然而，在使用HLS來(lái)獲取高質(zhì)量的結(jié)果時(shí)，確實(shí)是有一點(diǎn)不可思議的魔法在里面，我認(rèn)為我們已經(jīng)得到它了。對(duì)于熟練的使用人員來(lái)說(shuō)，這類工具有許多有吸引力的地方，包括工作效率方面的優(yōu)勢(shì)?！?/p>

還是LinkedIn網(wǎng)站FPGA群組，Ed Henciak的回復(fù)：
“我確實(shí)喜歡我用HLS綜合過(guò)的代碼邏輯（相對(duì)比較簡(jiǎn)單的），這個(gè)夏天，我將要嘗試一些更復(fù)雜的代碼。

在使用HLS時(shí)，我卡在了一個(gè)地方，就是要象AXI總線主/從設(shè)備那樣去表達(dá)事物。雖然我沒(méi)有主動(dòng)去尋找參考設(shè)計(jì)，但我并不覺(jué)得這有多簡(jiǎn)單。我可以輕而易舉地使用HDL編寫一個(gè)新的主/從控制器。。。用C語(yǔ)言來(lái)寫看起來(lái)就相當(dāng)笨拙?？杀氖?，用HDL來(lái)寫就意味著我必須對(duì)這個(gè)設(shè)計(jì)進(jìn)行仿真，這樣跟在我的PC機(jī)上直接運(yùn)行可執(zhí)行文件進(jìn)行“仿真“相比，在效率上就會(huì)低一些。

我多了很多圖像處理的工作。。。我總是和幀緩存以及PCIe邏輯打交道，通常情況下，這些邏輯都是基于AXI總線或者AXI-S總線接口。

在仿真圖像處理邏輯時(shí)，需要在仿真環(huán)境中提供相當(dāng)大的數(shù)據(jù)量來(lái)一起工作，這是非常折磨人的事情。HLS就可以允許有一些真實(shí)的、有趣味性的驗(yàn)證方法。

重復(fù)一下，我在HLS方面相對(duì)來(lái)說(shuō)還是一個(gè)新手，所以，如果我的描述中漏掉了一些顯而易見(jiàn)的事情，那么請(qǐng)?jiān)徫野?。多年的FPGA HDL的設(shè)計(jì)經(jīng)驗(yàn)會(huì)遮蔽一個(gè)人的視野 :-)?！?/p>

Sharad Sinha對(duì)Henciak的評(píng)論的回復(fù)：

“用C語(yǔ)言來(lái)編寫象AXI這樣的接口確實(shí)是非常困難的，因?yàn)镃語(yǔ)言沒(méi)有任何時(shí)序的概念。這也就是為什么在最新的Vivado-HLS（它的前身是AutoESL）版本中有一些選項(xiàng)，可以使用AXI等接口對(duì)C語(yǔ)言產(chǎn)生的RTL代碼進(jìn)行一層封裝。我還沒(méi)有對(duì)它進(jìn)行測(cè)試，所以我不能評(píng)論它有多么好，可以試著去閱讀這篇文章的第7頁(yè)：（在Zynq-7000 All Programmable SoC中，使用Vivado HLS實(shí)現(xiàn)浮點(diǎn)矩陣乘法加速器）