Intel 4790K的主頻是4.0GHz，高通801的單核頻率可達(dá)2.5GHz，A8處理器在1.2GHz，MSP430可以工作在幾十MHz……這里的頻率的意思都是類似的，這些處理器的頻率都是廠商給定的。但是對于FPGA的工作頻率而言卻往往需要我們自己決定，在產(chǎn)品的設(shè)計初始就需要考慮FPGA工作在哪個頻率，譬如250MHz。這個取值并不是瞎確定的，譬如如果定在1GHz，那顯然是不可能的，有一本叫《XXXXX FPGA Data Sheet DC and Switch Characteristics》的手冊給出了FPGA各個模塊的直流供電特性和最高工作頻率。這里給出的是理論工作上限制，Virtex-5各個模塊工作頻率最高大概在400-500MHz之間。當(dāng)然還要考慮FPGA的輸入clk了，即使有DCM等模塊分頻倍頻，一般也不會選擇一個很奇怪的分頻比。

一旦工作頻率確定下來之后，問題就來了。你所建立的工程是否能在這一要求的工作頻率下正常工作？只需要在UCF文件內(nèi)添加時鐘的周期約束，Place & Route之后就可以得到結(jié)果了。約束滿足了，很好；沒有滿足，可以改，如何修改將在Achieving Timing Closure中介紹。

談到這里，有一個問題呼之欲出：除了器件本身的限制，還有什么會影響工作頻率？下文將介紹相關(guān)概念。

1. Clock Skew

考慮同步時序電路中的觸發(fā)器，在時鐘沿到達(dá)的時候，數(shù)據(jù)必須是穩(wěn)定（非亞穩(wěn)態(tài)）且有效的（符合設(shè)計需求）。同步時序電路中，對于兩個相連的觸發(fā)器（譬如下圖，F(xiàn)igure6-26），我們自然希望這兩個觸發(fā)器的時鐘相位完全一致，但這往往是不現(xiàn)實的。不同的延時將破壞這一關(guān)系，延時差稱為Clock Skew，即時鐘歪斜。

Clock Skew = clock path delay to the destination synchronous element - clock path delay to te source synchronous element.

時鐘的不同路徑延時將破壞其原本完美的相位關(guān)系。但并不是說Clock Skew的取值為0是最好的 。Clock Skew是如何影響時鐘周期（頻率）將在第三節(jié)介紹。

注意，clock skew中只提到了path delay，但是實際上對于destination synchronous element 和source synchronous element而言，時鐘的相位可能是不一樣的。這一點表現(xiàn)出了時鐘的相位和clock skew是獨(dú)立的兩個概念。在前文的OFFSET中，相位的表現(xiàn)為clock arrival time。

上圖是一個clock skew的例子，可以看到兩個觸發(fā)器的時鐘不是同相的，但是計算clock skew的時候沒有必要考慮。以DCM的輸出作為參考，源同步元素的路徑延時為0.852+0.860+0.639 = 2.351，目的同步元素的路徑時延為0.860 + 0.860 + 0.639 = 2.359。故clock skew = 0.008 。

2. Clock Uncertainty
Clock Uncertainty 的概念比較好理解，就是時鐘的不確定性。時鐘不確定性是時鐘本身的不完美導(dǎo)致的。譬如對于100MHz時鐘，上升沿本應(yīng)該在0ns，10ns，20ns；實際上卻在0ns，10.01ns，19.99ns，這個差距就是時鐘的不確定性。時鐘不確定性受到了多個因素的影響，其中一個因素是clock jitter，關(guān)于clock jitter，PERIOD約束中有一個INPUT JITTER的關(guān)鍵字告訴綜合工具輸入時鐘的jitter。譬如

不同情況下，Clock Uncertainty 的計算方式是不一樣的，譬如DCM時鐘下

Clock Uncertainty = [√(INPUT_JITTER? + SYSTEM_JITTER?) + DCM_Discrete_Jitter]/2 + DCM_Phase_Error

SYSTEM JITTER定義了整個系統(tǒng)的jitter，受到了電源噪聲、板級噪聲和系統(tǒng)任何外部jitter的影響。對于clock uncertainty和clock jitter來說，好像并沒有什么太值得注意的地方。

3. Period 分析

Clock Domains

對于同步時序電路來說，不可避免的有時鐘的存在，比較簡單的就是所有的觸發(fā)器都采用了一個時鐘。那么可以認(rèn)為整個設(shè)計中的路徑都處于這個時鐘的覆蓋下，如下圖，這兩個觸發(fā)器之間的路徑是受到這一個時鐘的時鐘周期約束的。這種情況稱為single clock domain。

但是對于大多數(shù)設(shè)計來說，情況并不是這樣的，譬如DCM可以分出不同相位的時鐘。如下圖，此時兩個觸發(fā)器的時鐘不是一樣的，而這兩個觸發(fā)器之間的數(shù)據(jù)路徑連接了這兩個時鐘。什么是時鐘域？域即是區(qū)域，時鐘的區(qū)域，在我看來就是時鐘覆蓋的范圍。下圖中觸發(fā)器之間的路徑，一端屬于clk20，一端屬于clk20_90g，橫跨了兩個時鐘域。注意這兩個時鐘是一個DCM產(chǎn)生的，時鐘相關(guān)，因此XST能夠?qū)ζ溥M(jìn)行分析。本節(jié)內(nèi)容不談跨時鐘域的問題。

舉例

以上圖（Figure6-6）為例，計算slack。Requirement取決于兩個觸發(fā)器時鐘的相對相位關(guān)系。注意到第一個觸發(fā)器在下降沿采樣，第二個觸發(fā)器相移為90，時鐘周期為20ns。結(jié)合前文的setup和OFFSET提及的相關(guān)概念。這是很好理解的。和OFFSET約束不同的是，OFFSET主要是受到外部信號的相對關(guān)系影響，Period則基本取決于設(shè)計。通過分析可知，限制最小時鐘周期的影響因素在于data path。data path包括了布線延時和邏輯延時。了解到這一點，對之后代碼編寫是由幫助的。譬如，不能有太復(fù)雜的邏輯。（這是因為FPGA的LUT結(jié)構(gòu)輸入有限，以4輸入為例，邏輯復(fù)雜需要LUT級聯(lián)，那么自然會影響到邏輯延時）

Slack (setup path): 13.292ns (requirement - (data path - clock path skew + uncertainty))

Source: IntC_2 (FF)

Destination: XorB_2 (FF)

Requirement: 15.000ns

Data Path Delay: 2.594ns (Levels of Logic = 1)

Clock Path Skew: -0.086ns

Source Clock: clk0 falling at 10.000ns

Destination Clock: clk90 rising at 25.000ns

Clock Uncertainty: 0.200ns

周期約束分析

結(jié)合三節(jié)內(nèi)容來看，注意式子Slack = requirement - (data path - clock path skew + uncertainty)) 。requirement是由時鐘周期確定的，要判斷時鐘的周期約束是否得到滿足，計算data path - clock path skew + uncertainty是否大于requirement 即可。data path是數(shù)據(jù)路徑延時，另兩個參數(shù)已經(jīng)在1，2節(jié)介紹。