近日，PCI 特別興趣小組 (PCI-SIG) 將在圣克拉拉舉辦其年度開發(fā)者大會。業(yè)界卓越的擴展總線的開發(fā)人員和生態(tài)系統(tǒng)成員的年度聚會為硬件開發(fā)人員提供了大量的技術會議，但對于局外人來說，來自該展會的最重要的新聞往往是 SIG 的年度更新狀態(tài)生態(tài)系統(tǒng)。今年也不例外，他們更新了 PCIe 7.0 的開發(fā)狀態(tài)，以及 PCIe 6.0 的采用和布線工作。據TomsHardware報道，PCIe 7.0規(guī)范的數據傳輸速率將再次倍增，達到128 GT/s，大幅度高于PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。一個PCIe 7.0 x16通道可以支持512 GB/s，使用了四級脈沖幅度調制（PAM4）信令和1b/1b flit模式編碼和前向糾錯（FEC），這些都延用了之前PCIe 6.0規(guī)范的功能。

就像PCI-SIG設計的其他規(guī)范一樣，每個PCI Express規(guī)范都會有五個主要的節(jié)點。

0.3版本：概念。該草案描述了需要實現的目標和實現這些目標的方法。

0.5版本：第一稿。這個版本必須完全解決0.3草案中設定的目標，它還包括所有的架構方面和要求。此外，它還包含了來自各相關方的反饋意見，此時PCI-SIG的成員可以將功能添加到正在制定的規(guī)范中。

0.7版本：完整草案。這個版本必須有一套完整的功能需求和方法定義，因為在這個版本之后不能再增加新的功能了。此外，電氣規(guī)范必須已經使用測試芯片進行了驗證。在這一點上，PCI-SIG成員可以提出新接口的不同實現。

0.9版本：最終草案。此時，PCI-SIG成員正在對技術進行內部審查，以確保其知識產權和專利。同時，不允許進行任何功能上的修改。

1.0版本：最終版本。從這個版本開始，所有的更改和增強都必須通過正式的勘誤表文檔和工程變更通知（ECN）。

據了解，和這幾代的變化類似，PCIe 7.0在PCIe 6.0的基礎上再次實現帶寬翻翻，達到128GT/s，x16通道雙向可以達到512GB/s。即便是SSD常走的x2/x4通道，理論峰值速度也分別提高到64GB/s和128GB/s，想象空間無限大。細節(jié)方面，PCIe 7.0和6.0一樣，采用全新的PAM4調制，1b/1b編碼。值得一提的是，PCIe 7.0依然保持了向下兼容。PCI SIG組織稱，接下來的草案中會著重優(yōu)化信道參數，并提高能效水平。PCIe 7.0規(guī)范將滿足對可靠、高速、低延遲I/O互連的需求，路線圖涵蓋了數據密集型應用和市場，包括800Gig以太網、人工智能（AI）和機器學習（ML）、高性能計算（HPC）、量子計算、超大規(guī)模數據中心和云端應用等。PCIe 7.0規(guī)范需要更短的PCIe走線，這使得根設備和端點設備之間的距離進一步縮短。目前要實現PCIe 5.0的設計，需要更厚的PCB和更高質量的用料，也就是說成本提高了，暫時還不清楚PCIe 7.0對于這方面的考慮。按計劃，PCIe 7.0標準正本會在2025年完工

PCIe 5.0/6.0 布線將于 2023 年末推出

New style

雖然 PCIe 7.0 正在開發(fā)中，但 PCIe 6.0 的第一個硬件仍在開發(fā)中，甚至 PCIe 5.0 設備也只有不到一年的時間。因此，在開發(fā)核心規(guī)范的同時，PCI-SIG 還在完成規(guī)范的一些輔助領域，特別是布線。預計將于今年第四季度發(fā)布。規(guī)格將涵蓋 PCIe 5.0 和 PCIe 6.0（因為信號頻率不變,PCIe 5.0的目的是簡單地提高到PCIe 4.0標準的速度，而沒有任何其他重要的新功能。例如，PCIe 5.0不支持PAM 4信號，只包括使PCIe標準能夠在盡可能短的時間內支持32 GT/s所需的新功能），包括內部和外部電纜的規(guī)格。內部布線將把設備連接到系統(tǒng)內的其他部分——包括設備和主板/背板——而外部布線將用于系統(tǒng)到系統(tǒng)的連接。在信號技術和絕對信號速率方面，PCI Express 落后以太網一代左右。這意味著以太網工作組已經解決了高速銅信號的大部分初始開發(fā)問題。因此，盡管仍需努力使這些技術適用于 PCIe，但基本技術已經得到驗證，這有助于稍微簡化 PCIe 標準和布線的開發(fā)。

編輯：黃飛

?