目前高性能集成電路方面正在發(fā)生的架構(gòu)改變將影響半導(dǎo)體產(chǎn)品的方方面面，包括從設(shè)計(jì)到終測和封裝。這一變化背后的驅(qū)動(dòng)因素有兩個(gè)：(1)不斷增加的數(shù)據(jù)帶寬需求;(2)功率管理方面的需求。這兩方面的需求正在驅(qū)使設(shè)計(jì)師對出入IC的數(shù)據(jù)傳輸方式作出根本的改變。

　　設(shè)計(jì)工具和制造工藝已經(jīng)改進(jìn)到可用邏輯門數(shù)量已經(jīng)不再是片上系統(tǒng)(SoC)性能的限制因素了。相反，性能限制因素主要是向芯片“內(nèi)核”傳送數(shù)據(jù)的速度，以及功率管理和熱管理。過去，可以通過增加并行總線帶寬來傳送較大的數(shù)據(jù)量，但這種方法在功耗、引腳數(shù)量、封裝以及PCB成本等方面都有缺點(diǎn)。

　　實(shí)際上由于互聯(lián)層之間的電容和電感特性，在現(xiàn)有的并行總線上傳輸高速數(shù)據(jù)時(shí)還面臨一些其它限制。當(dāng)線上的數(shù)據(jù)率高達(dá)約1Gbps時(shí)，上升時(shí)間、抖動(dòng)、通道間和分布式時(shí)鐘擺率特性等這些并行總線設(shè)計(jì)中固有的問題將開始成為關(guān)鍵的限制因素。

　　這些限制因素激勵(lì)著數(shù)據(jù)通信領(lǐng)域的數(shù)字設(shè)計(jì)工程師門在十年前就開始考慮串行技術(shù)。通過在為數(shù)不多的串行信道(圖1)上實(shí)現(xiàn)非常高的數(shù)據(jù)率，他們發(fā)現(xiàn)數(shù)據(jù)量和功率預(yù)算要求都能得到滿足。高速串行總線(HSSB)的很多物理性能與并行總線不同。主要的差別包括：

　　對于發(fā)送和接收等量的數(shù)據(jù)來說所需的連接點(diǎn)數(shù)量更少

　　串行總線為點(diǎn)對點(diǎn)連接，而傳統(tǒng)的并行總線則是多點(diǎn)對多點(diǎn)連接

　　串行總線為單向的數(shù)據(jù)通道，而傳統(tǒng)的并行總線則是雙向

　　串行總線的電壓擺幅小，可以支持更高速率的數(shù)據(jù)傳輸

　　串行總線采用差分信號(hào)，克服了影響低電壓擺幅的共模噪聲

　　與傳統(tǒng)的并行方式相比，串行的定時(shí)和數(shù)據(jù)捕獲方式有根本不同

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　　圖1：采用高速串行總線的PC架構(gòu)。

　　高速測試方面的挑戰(zhàn)

　　在以不是太高的成本通過HSSB提供這些呈指數(shù)式增長的傳輸速率方面測試公司將扮演關(guān)鍵的角色。像PCI Express I和II、HyperTransport 2.0和3.0、XAUI、XDR、RapidIO以及 InfiniBand這些高速接口將被越來越多地用來提供更高的數(shù)據(jù)率(圖2)。但是，高速數(shù)據(jù)總線帶來了一些很大的測試挑戰(zhàn)，在這里，傳統(tǒng)的功能測試和簡單的可測性設(shè)計(jì)(DFT)方法學(xué)不再適用。在高端自動(dòng)測試設(shè)備(ATE)平臺(tái)上的傳統(tǒng)“功能”測試流程能夠提供很全面的測試覆蓋，但這些經(jīng)過生產(chǎn)驗(yàn)證的方法存在較大的缺點(diǎn)，比如成本較高，測試編程復(fù)雜。此外，每個(gè)引腳的成本隨著高速數(shù)據(jù)應(yīng)用中總線速率的升高而升高，這也使得傳統(tǒng)的功能測試方法漸不可行。

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　　圖2：到2010年數(shù)據(jù)率將超過10 Gbps，因此測試行業(yè)需要?jiǎng)?chuàng)新的測試方法來克服高速總線方面的挑戰(zhàn)。

　　于是制造商們又轉(zhuǎn)向能夠?qū)崿F(xiàn)更全面和成本優(yōu)化的高速總線測試的環(huán)回技術(shù)(即：利用設(shè)備本身提供測試數(shù)據(jù)然后接收返回到設(shè)備的數(shù)據(jù)進(jìn)行確認(rèn))。圖3 給出了一個(gè)簡化的PCI Express通道以及可能不同的環(huán)回位置，從有助于晶圓探測的純內(nèi)部環(huán)回點(diǎn)，到被測器件(DUT)外面的環(huán)回位置。環(huán)回測試非常有效，不過實(shí)現(xiàn)的方式也非常重要，因?yàn)橐紤]高速信號(hào)的典型損耗預(yù)算。損耗預(yù)算決定了可接受的信號(hào)劣化的程度，它通常需要考慮三個(gè)因素，即發(fā)射器，接收器和內(nèi)部互聯(lián)，所有這幾項(xiàng)都將劣化信號(hào)的“眼圖”，從而影響測試覆蓋率。

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　　圖3：在簡化的PCI Express單通道中可能的環(huán)回位置。

　　迄今為止，像“近端環(huán)回”這類替代性DFT技術(shù)已經(jīng)為高端消費(fèi)電子和運(yùn)算應(yīng)用方面的測試設(shè)備帶來了良好的成本效益(通過ATE中的簡化編程和降低投資)。目前的近端環(huán)回技術(shù)簡單并具成本效益，不過在解決像抖動(dòng)、信號(hào)變化以及導(dǎo)致測試不完整甚至漏測的協(xié)議性能等問題方面卻無能為力。近端環(huán)回技術(shù)可以通過在I/O引腳之間創(chuàng)建通路而被設(shè)置到被測器件中。但是，在覆蓋率方面，其固有的低成本和簡單性將大打折扣。它沒有參數(shù)測量，缺乏信號(hào)控制，具有較低的與信號(hào)完整性或誤碼相關(guān)的故障發(fā)現(xiàn)概率等。例如，一個(gè)簡單的內(nèi)部環(huán)回，或負(fù)載板環(huán)回，將使一個(gè)邊際接收器“隱藏”在強(qiáng)健發(fā)射器的陰影中，并通過環(huán)回測試。在較低的速率上都存在這些不確定性的時(shí)候，如果許諾3Gbps以上的覆蓋率將是冒險(xiǎn)的方式。于是，半導(dǎo)體制造商需要尋找新的DFT技術(shù)來對影響器件和系統(tǒng)性能的關(guān)鍵變量實(shí)現(xiàn)靈活全面的測試。