現(xiàn)在的大多數(shù)儀器通過(guò)將封閉式FPGA與固定固件相結(jié)合來(lái)實(shí)現(xiàn)儀器的各種功能。如果您看過(guò)一個(gè)拆解后的示波器，您可能已經(jīng)看過(guò)里面的FPGA。 FPGA提高了測(cè)試儀器的處理能力，而且如果您會(huì)使用儀器中的開(kāi)放式FPGA，就可以自己編寫(xiě)儀器的測(cè)試功能。

儀器廠商早就認(rèn)識(shí)到FPGA的優(yōu)勢(shì)，而且也利用其獨(dú)特的處理能力來(lái)實(shí)現(xiàn)儀器的各種特性：

* 在示波器上進(jìn)行預(yù)觸發(fā)采集

* 在矢量信號(hào)分析儀上通過(guò)信號(hào)處理生成I和Q數(shù)據(jù)

* 實(shí)時(shí)實(shí)現(xiàn)模式生成和高速數(shù)字儀器的向量比較

測(cè)試設(shè)備制造商正在致力于幫助用戶更好地利用FPGA，以針對(duì)更多的特定應(yīng)用進(jìn)行優(yōu)化。為了幫助您理解這一轉(zhuǎn)變的好處，以下幾點(diǎn)是FPGA特別適用于測(cè)試應(yīng)用的關(guān)鍵屬性：

* 確定實(shí)時(shí)的處理

* 真正的并行執(zhí)行

* 可重配置

* 低延遲

再進(jìn)一步思考一下，您可以利用開(kāi)放式FPGA來(lái)實(shí)現(xiàn)以前無(wú)法實(shí)現(xiàn)的哪些功能呢？為了說(shuō)明這些可能性，以下介紹了一些利用開(kāi)放式FPGA的常見(jiàn)測(cè)試應(yīng)用。

加速測(cè)試系統(tǒng)

在高產(chǎn)量生產(chǎn)線的末端生產(chǎn)測(cè)試中，測(cè)試時(shí)間分秒必爭(zhēng)。當(dāng)生產(chǎn)線的測(cè)試速率與生產(chǎn)速率相匹配時(shí)，生產(chǎn)效率達(dá)到最大。如果無(wú)法實(shí)現(xiàn)這一匹配，則必須采用創(chuàng)新的技術(shù)來(lái)縮短測(cè)試時(shí)間。傳統(tǒng)的方法通過(guò)以太網(wǎng)、USB或GPIB將獨(dú)立的臺(tái)式儀器連接到PC主機(jī)上。由于待測(cè)設(shè)備通過(guò)不同的數(shù)據(jù)總線分別進(jìn)行控制、測(cè)量和處理，因而所需要的測(cè)試時(shí)間相對(duì)較長(zhǎng)。另一種方法是使用開(kāi)放式FPGA來(lái)加速該過(guò)程，如圖1所示。

圖1：在測(cè)試儀器中，開(kāi)放式FPGA可實(shí)現(xiàn)觸發(fā)和后處理等功能。

FPGA沒(méi)有利用外部通信總線，而是使用PXIe等高速總線來(lái)連接儀器，并通過(guò)其配置端口(如I2C、SPI或其他控制總線)連接到待測(cè)設(shè)備。在此類應(yīng)用中，F(xiàn)PGA可控制DUT(待測(cè)設(shè)備)、觸發(fā)其他儀器開(kāi)始采集采樣數(shù)據(jù)，甚至對(duì)這些采樣數(shù)據(jù)進(jìn)行處理，將其轉(zhuǎn)換成對(duì)主機(jī)有意義的結(jié)果。

低延遲是能夠加快此類應(yīng)用運(yùn)行速度的一個(gè)關(guān)鍵因素。FPGA本身并不具有操作系統(tǒng)，它是在具有高速時(shí)鐘速率的硬件上實(shí)現(xiàn)所有邏輯。這意味著一個(gè)響應(yīng)可能需要一個(gè)時(shí)鐘周期來(lái)進(jìn)行采集、一個(gè)時(shí)鐘周期來(lái)進(jìn)行處理以及一個(gè)時(shí)鐘周期來(lái)做出響應(yīng)。如果時(shí)鐘速率為200MHz(時(shí)鐘周期為4ns)，則一個(gè)完整的響應(yīng)需要12ns。由于FPGA的確定性特性，這種響應(yīng)并不是一次性的，而是每一次都是12ns。因此，F(xiàn)PGA就可以省去與主機(jī)相關(guān)的延遲，而且可以最小化基于主機(jī)的處理的非確定性延遲。

協(xié)議感知

今天，并不是所有的數(shù)字和MEMS器件可以針對(duì)已知的結(jié)果向量進(jìn)行測(cè)試。例如，給PDM(脈沖密度麥克風(fēng))一個(gè)激勵(lì)信號(hào)，由于PDM的模擬特性，每次測(cè)試得到的比特流都會(huì)不一樣。為了獲得此類待測(cè)設(shè)備相關(guān)的有意義結(jié)果，首先需要根據(jù)相應(yīng)協(xié)議解碼數(shù)字流，之后再比較結(jié)果。使用開(kāi)放式FPGA，您可以對(duì)測(cè)試系統(tǒng)進(jìn)行配置，在FPGA上執(zhí)行PDM協(xié)議，而不是將其傳輸?shù)?a target="_blank">CPU上進(jìn)行解讀。從更寬泛的角度來(lái)說(shuō)，您今天可以對(duì)FPGA進(jìn)行配置來(lái)執(zhí)行PDM協(xié)議，明天也可對(duì)同一個(gè)FPGA進(jìn)行重新配置來(lái)執(zhí)行其他協(xié)議，以測(cè)試數(shù)字溫度傳感器、加速度計(jì)、或MEMS器件。

在圖2中，協(xié)議并不是在CPU上執(zhí)行，而是在FPGA上。正因?yàn)槿绱?，該測(cè)試系統(tǒng)可以支持快速握手腳本，適應(yīng)精確等待周期等協(xié)議行為，并根據(jù)該通信做出決策。這種方法不僅可以讓您接收來(lái)自DUT的更高層數(shù)據(jù)，如PDM麥克風(fēng)解碼后的模擬數(shù)據(jù)，而且也可以讓您使用更高級(jí)別的命令來(lái)編寫(xiě)測(cè)試腳本。

圖2. FPGA可用于處理協(xié)議，使其感知總線所使用的協(xié)議

閉環(huán)測(cè)試：功率放大器

在無(wú)線通信系統(tǒng)中，功率放大器集成電路可在將信號(hào)發(fā)送至天線之前增加信號(hào)的強(qiáng)度。功率放大器通常在一個(gè)特定的輸出功率下具有特定的性能。因此，當(dāng)功率放大器在特定輸出功率電平下運(yùn)行時(shí)，有必要對(duì)功率放大器進(jìn)行測(cè)試。但是，我們通常只是粗略地知道放大器的增益（例如±3分貝），而且放大器的增益在設(shè)備運(yùn)行范圍內(nèi)是非線性的。越接近最大輸出功率，增益越低。因此，在進(jìn)行任何性能測(cè)量之前必須“調(diào)整”放大器的輸出。輸出調(diào)整通常稱為功率調(diào)整或功率伺服。其基本原理是，調(diào)整放大器的輸入功率直至測(cè)量得到正確的輸出功率。