電纜是通信、測試等系統(tǒng)信號傳輸?shù)闹匾d體，隨著電纜數(shù)量的增多及運行時間的延長，電纜也越來越頻繁地發(fā)生故障。電纜線路的隱蔽性及測試設(shè)備的局限性，使電纜故障的查找非常困難。本文設(shè)計了一種以嵌入式微處理器Nios為核心的電纜故障檢測儀，應(yīng)用A/D器件和FPGA組成可變頻率的高速數(shù)據(jù)采集系統(tǒng)，利用低壓脈沖反射法原理來實現(xiàn)線纜的斷路、短路、斷路點、短路點的檢測與定位。該儀器可廣泛應(yīng)用于通信維護、工程施工和綜合布線，對市話電纜、同軸電纜等各種線纜進行測試和障礙維護。

1 系統(tǒng)總體結(jié)構(gòu)

利用低壓脈沖反射法檢測電纜故障。主要原理是：向電纜發(fā)送一個電壓脈沖，當(dāng)發(fā)射脈沖在傳輸線上遇到故障時，由于故障點阻抗不匹配，產(chǎn)生反向脈沖，通過計算二者的時間差△T，并分析反射脈沖的特性來進行故障的定性與定位。該方法適用于斷線、接觸不良、低電阻或短路故障的測試。

故障點距離L為：L=V·△T/2。式中，V是脈沖在電纜中的傳播速度。根據(jù)反向脈沖的極性可判斷故障性質(zhì)：斷線或接觸不良引起的反向脈沖為正，低電阻或短路故障引起的反向脈沖為負(fù)。

該儀器是一個便攜式電纜故障檢測設(shè)備，可利用現(xiàn)代電子技術(shù)（如高速A/D技術(shù)、異步FIFO技術(shù)、現(xiàn)場可編程邏輯陣列FPGA等）來提高集成度和靈活性。系統(tǒng)總體結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)總體結(jié)構(gòu)

脈沖發(fā)生電路產(chǎn)生探測脈沖，高速的A/D轉(zhuǎn)換器對脈沖及其反射回波信號進行采樣，使用異步FIFO作為A/D采樣數(shù)據(jù)的緩存。軟核Nios作為系統(tǒng)核心，控制檢測任務(wù)的啟動和結(jié)束、脈沖發(fā)送接收模式的選擇、A/D采樣數(shù)據(jù)的處理計算、故障性質(zhì)和位置的判斷及顯示等。其中，軟核處理器和邏輯功能都是在現(xiàn)場可編程邏輯器件中編程實現(xiàn)的。

2 功能及性能指標(biāo)

短路測試：檢測電纜芯線之間是否有不必要的連接及其位置。

斷路測試：檢測電纜中某芯線是否斷路及其位置。

顯示：顯示測試結(jié)果，即測量中開路及短路的位置。

測量范圍：2～1000 m。

測試精度：可選擇2 m和10 m兩種精度。

脈沖振幅：負(fù)載開路5 V。

脈沖寬度：20 ns，100 ns。

最大采樣速率：100 MHz。

波形記錄長度：1024點。

3 硬件設(shè)計

以Altera公司的Cyelone II系列FPGA器件EP2C20為核心，利用其Nios軟核功能設(shè)計了微處理器，并完成了相關(guān)電路的設(shè)計。通過編程FPGA器件定制脈沖發(fā)生、高速時鐘以及高速數(shù)據(jù)存儲FIFO等模塊，以此為基礎(chǔ)設(shè)計了脈沖發(fā)送和接收電路以及高速數(shù)據(jù)采集和處理電路。

3.1 微處理器系統(tǒng)

簡單來說，Nios是一種處理器的IP核，設(shè)計者可以將它放到FPGA中。Nios軟核處理器是一種基干流水線的精簡指令集通用微處理器，時鐘信號頻率最高可達75 MHz。采用Flash來存儲啟動代碼和應(yīng)用程序，當(dāng)系統(tǒng)復(fù)位或加電啟動時，F(xiàn)lash中的啟動代碼將被執(zhí)行。采用SDRAM存儲應(yīng)用程序的可執(zhí)行代碼和數(shù)據(jù)，為程序提供運行空間。Nios軟核與Flash和SDRAM的連接在FPGA中的設(shè)計如圖2所示。

圖2 Nios軟核與Flash和SDRAM的連接在FPGA中的設(shè)計

3.2 探測脈沖的產(chǎn)生

故障檢測所用脈沖信號的寬度為20～100 ns，F(xiàn)PGA的工作時鐘可以達到200 MHz，在其中生成減法計數(shù)器可產(chǎn)生滿足脈寬要求的脈沖信號。減法計數(shù)器產(chǎn)生脈沖的幅度受限于FPGA的工作電平，對檢測來說是不夠的，因此從FPGA中出來的方波脈沖還要經(jīng)過放大，才可以耦合到被檢測線纜中去。SN74LVC4245A用作電平轉(zhuǎn)換。sta和pulse_input均來自FPGA。本設(shè)計采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅(qū)動的方式。這種驅(qū)動方式比較簡單，適用的器件也比較多。

3.3 A/D轉(zhuǎn)換電路

檢測脈沖的寬度為20～100 ns，相應(yīng)的數(shù)據(jù)采樣率在20 MHz和100 MHz之間變化，一般的A/D芯片很難滿足采樣的要求，而用多片A/D芯片在成本和設(shè)計上都比較困難。這里選用美國NS公司的ADC08100，其采樣速率為20～100 Msps，此時采樣的功耗為1.3 mW/Msps，采樣的功耗會隨著采樣時鐘增加而增加，但是采樣的特性不會受到影響，因此在采樣率多樣的系統(tǒng)中一個芯片可以起到多個芯片的作用。根據(jù)采樣速率的不同，通過一個時鐘控制模塊產(chǎn)生相應(yīng)的采樣時鐘信號，使芯片工作在所要求的速率之下，既可以節(jié)約成本，又可以簡化設(shè)計。ADC08 100和FPGA配合使用，可以方便地改變采樣時鐘，具有很大的靈活性。

A/D轉(zhuǎn)換電路如圖3所示。探測脈沖及回波信號需要轉(zhuǎn)換成適合A/D芯片電壓水平的信號后再進行采樣。脈沖在輸入運算放大器之前進行了鉗位處理，采用兩組倒置的二極管并聯(lián)，避免脈沖過高而擊穿運算放大器。

圖3 A/D轉(zhuǎn)換電路

3.4 時鐘信號的產(chǎn)生

檢測脈沖的產(chǎn)生、ADC08100的采樣，以及異步FIFO的數(shù)據(jù)緩存構(gòu)成了一個高速A/D數(shù)據(jù)采集系統(tǒng)。這對于各種信號的時間配合要求很高，需要專門的時鐘單元來配合，以使電路工作在正確的時序之下。在FPGA中可方便地定制時鐘模塊來產(chǎn)生A/D采樣時鐘、異步存儲器的讀寫時鐘，以及脈沖發(fā)生模塊的計數(shù)時鐘。所有的時鐘都是由一個高速的時鐘來實現(xiàn)同步的，并且整個系統(tǒng)是在同一個啟動信號下同步運行的，從而保證了采樣的時序要求。

3.5 電源模塊

系統(tǒng)中既有模擬電路又有高速數(shù)字電路，使用電源種類復(fù)雜，存在+5 V、+3.3 V、+1.2 V、-5 V等多種電源信號。在電路板設(shè)計制作中既要減小高頻數(shù)字信號對模擬信號的電磁干擾，又要避免各種電源之間的干擾，因此需合理規(guī)劃模塊布局及布線走向以提高信號穩(wěn)定性。

4 軟件設(shè)計

軟件設(shè)計主要包括FPGA的開發(fā)應(yīng)用、應(yīng)用程序設(shè)計以及液晶顯示器的驅(qū)動程序設(shè)計等。

4.1 FPGA開發(fā)應(yīng)用

現(xiàn)場可編程邏輯器件FPGA（Field Programming Gate Array）具有高密度、高速度、低功耗、功能強大等特點。在此系統(tǒng)中采用了Altera公司的CycloneII系列器件來實現(xiàn)高速的數(shù)據(jù)采集、存儲功能，是在QuartuslI 7.1軟件中使用硬件描述語言VHDL來設(shè)計完成的。高密度可編程邏輯器件的設(shè)計流程包括：設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計處理和器件編程4個步驟，以及相應(yīng)的功能仿真（前仿真）、時序仿真（后仿真）和器件測試3個設(shè)計驗證過程。

本設(shè)計中，主要包括Nios微處理器、脈沖發(fā)生、高速時鐘以及高速數(shù)據(jù)存儲FIFO等模塊的設(shè)計。

4.2 應(yīng)用程序設(shè)計

應(yīng)用程序控制檢測任務(wù)的啟動和結(jié)束、脈沖發(fā)送接收模式的選擇、A/D采樣數(shù)據(jù)的處理計算、故障性質(zhì)和位置的判斷以及結(jié)果輸出等。

5 結(jié)語

本文提出了基于Nios軟核的電纜故障檢測儀設(shè)計方案。對于脈沖反射法檢測故障的具體實現(xiàn)，提出了基于現(xiàn)場可編程邏輯器件的高速采樣系統(tǒng)的設(shè)計思路，并在此基礎(chǔ)上對系統(tǒng)進行了全面的設(shè)計。仿真和試驗結(jié)果表明，該系統(tǒng)能夠?qū)崿F(xiàn)對電纜的斷路、短路等故障的檢測，具有在線監(jiān)測、易于控制的優(yōu)點，以及靈活和良好的擴展功能。