高速電路設(shè)計中時序計算方法與應(yīng)用實例

　　滿足接收端芯片的建立，保持時間的必要性

　　在高速數(shù)字電路設(shè)計中，由于趨膚效應(yīng)、臨近干擾、電流高速變化等因素，設(shè)計者不能單純地從數(shù)字電路的角度來審查自己的產(chǎn)品，而要把信號看作不穩(wěn)定的模擬信號。采用頻譜分析儀對信號分析，可以發(fā)現(xiàn)，信號的高頻譜線主要來自于信號的變化沿而不是信號頻率。例如一個1MHz的信號，雖然時鐘周期為1微秒，但是如果其變化沿上升或下降時間為納秒級，則在頻譜儀上可以觀察到頻率高達(dá)數(shù)百兆赫茲的譜線。因此，電路設(shè)計者應(yīng)該更加關(guān)注信號的邊沿，因為邊沿往往也就是信號頻譜最高、最容易受到干擾的地方。

　　在同步設(shè)計中，數(shù)據(jù)的讀取需要基于時鐘采樣，根據(jù)以上分析，為了得到穩(wěn)定的數(shù)據(jù)，時鐘的采樣點(diǎn)應(yīng)該遠(yuǎn)離數(shù)據(jù)的變化沿。

　　信號采樣實例

　　圖1 信號采樣實例

　　源同步系統(tǒng)拓?fù)鋱D

　　圖2 源同步系統(tǒng)拓?fù)鋱D

　　圖1是利用時鐘CLK的上升沿采樣數(shù)據(jù)DATA的示例。DATA發(fā)生變化后，需要等待至少Setup時間（建立時間）才能被采樣，而采樣之后，至少Hold時間（保持時間）之內(nèi)DATA不能發(fā)生變化。因此可以看出，器件的建立時間和保持時間的要求，正是為了保證時鐘的采樣點(diǎn)遠(yuǎn)離數(shù)據(jù)的變化沿。如果在芯片的輸入端不能滿足這些要求，那么芯片內(nèi)部的邏輯將處于非穩(wěn)態(tài)，功能出現(xiàn)異常。

　　 時序分析中的關(guān)鍵參數(shù)

　　為了進(jìn)行時序分析，需要從datasheet（芯片手冊）中提取以下關(guān)鍵參數(shù)：

　　● Freq：時鐘頻率，該參數(shù)取決于對芯片工作速率的要求。

　　● Tcycle：時鐘周期，根據(jù)時鐘頻率Freq的倒數(shù)求得。Tcycle=1/Freq。

　　● Tco：時鐘到數(shù)據(jù)輸出的延時。上文提到，輸入數(shù)據(jù)需要采用時鐘采樣，而輸出數(shù)據(jù)同樣也需要參考時鐘，不過一般而言，相比時鐘，輸出的數(shù)據(jù)需要在芯片內(nèi)延遲一段時間，這個時間就稱為Tco。該參數(shù)取決于芯片制造工藝。

　　● Tsetup（min）：最小輸入建立時間要求。

　　● Thold（min）：最小輸入保持時間要求。

　　除以上五個參數(shù)外，時序分析中還需要如下經(jīng)驗參數(shù)：

　　● Vsig：信號傳輸速度。信號在電路上傳輸，傳輸速度約為6英寸/納秒。

　　時序計算的目標(biāo)是得到以下兩個參數(shù)之間的關(guān)系：

　　● Tflight-data：數(shù)據(jù)信號在電路板上的走線延時。

　　● Tflight-clk：時鐘信號在電路板上的走線延時。

　　以上參數(shù)是進(jìn)行時序分析的關(guān)鍵參數(shù)，對于普通的時序分析已經(jīng)足夠。

　　源同步系統(tǒng)的時序計算

　　源同步系統(tǒng)指數(shù)據(jù)和時鐘是由同一個器件驅(qū)動發(fā)出的情況，下圖是常見的源同步系統(tǒng)拓?fù)浣Y(jié)構(gòu)：

　　該系統(tǒng)的特點(diǎn)是，時鐘和數(shù)據(jù)均由發(fā)送端器件發(fā)出，在接收端，利用接收到的時鐘信號CLK采樣輸入數(shù)據(jù)信號DATA。

　　源同步系統(tǒng)的時序計算公式為：