PLL1707 3.3V 雙路 PLL 多時鐘發(fā)生器

數(shù)據(jù)： 3.3 V Dual PLL Multi-Clock Generator 數(shù)據(jù)表

描述

PLL1707 很低成本，鎖相環(huán)（PLL）多鎖發(fā)生器。 PLL1707和PLL1708可以從27 MHz參考輸入頻率生成四個系統(tǒng)時鐘。 PLL1707的時鐘輸出可通過采樣頻率控制引腳進行控制，而PLL1708的時鐘輸出可通過串行模式控制引腳進行控制。該器件通過消除外部元件，為客戶提供成本和空間節(jié)省，使客戶能夠?qū)崿F(xiàn)高性能音頻DAC和/或ADC所需的極低抖動性能。 PLL1707和PLL1708非常適合使用27-MHz主時鐘的MPEG-2應(yīng)用，如DVD錄像機，HDD錄像機，多媒體PC的DVD附加卡，數(shù)字高清電視系統(tǒng)和機頂盒。

特性

27-MHz主時鐘輸入
生成的音頻系統(tǒng)時鐘（PLL1707）：
- SCKO0： 768 f _S（f _S = 44.1 kHz）
- SCKO1：768 f _S，512 f _S（f _S = 48 kHz）
- SCKO2：256 f _S（f _S = 32， 44.1,48,64,88.2,96 kHz）
- SCKO3：384 f _S（f _S = 32,44.1,48,64,88.2 ，96 kHz）
生成的音頻系統(tǒng)時鐘（PLL1708）：
- SCKO0：768 f _S（f _S = 44.1 kHz）
- SCKO1：768 f _S，512 f _S，384 f _S ，256 f _S（f _S = 48 kHz）
- SCKO2：256 f _S（f _S = 16,22.05,24,32,44.1,48,64,88.2,96 kHz）
- SCKO3：384 f _S（f _{S < /sub> = 16,22.05,24,32,44.1,48,64,88.2,96 kHz）}
零PPM錯誤輸出時鐘
低時鐘抖動：50 ps（典型值）
多個采樣頻率（PLL1707）：
- f _S = 32,44.1,48,64,88.2,96 kHz
多個采樣頻率（PLL1708）：
- f _S = 16,22.05,24,32,44.1,48,64,88.2,96 kHz
3.3V單電源