NECL / PECL輸入轉(zhuǎn)換。

延遲部分由可編程的門(mén)和多路復(fù)用矩陣組成，如數(shù)據(jù)手冊(cè)邏輯圖所示。 EP195的延遲增量具有大約10 ps的數(shù)字可選分辨率和高達(dá)10.2 ns的范圍。所需的延遲由10個(gè)數(shù)據(jù)選擇輸入D（0：9）選擇，這些輸入通過(guò)鎖存使能（LEN）控制上的高電平信號(hào)鎖存在芯片上。 MC10 / 100EP195是一款可編程延遲芯片（PDC），主要用于時(shí)鐘偏移和時(shí)序調(diào)整。它提供差分的可變延遲數(shù)據(jù)表中顯示了與D0（LSB）到D9（MSB）相關(guān)的變化抽頭數(shù)的近似延遲值。

因?yàn)镋P195是使用多路復(fù)用器鏈設(shè)計(jì)的具有2.2 ns的固定最小延遲。附加引腳D10用于級(jí)聯(lián)多個(gè)PDC，以增加可編程范圍。級(jí)聯(lián)邏輯允許完全控制多個(gè)PDC。

選擇輸入引腳D0-D10可以通過(guò)V _EF （引腳7）和V _{CF之間的互連組合進(jìn)行閾值控制}（引腳8），用于CMOS，ECL或TTL電平信號(hào)。對(duì)于CMOS輸入電平，保持V _CF 和V _EF 打開(kāi)。對(duì)于ECL操作，短V _CF 和V _EF （引腳7和8）。對(duì)于TTL電平操作，將1.5 V電源參考連接到V _CF 并保持打開(kāi)V _EF 引腳。 V _CF 引腳的1.5 V基準(zhǔn)電壓可以通過(guò)在V _CF 和V _EE 之間放置一個(gè)1.5k歐姆或500歐姆的電阻來(lái)實(shí)現(xiàn)。分別為3.3 V或5.0 V電源。

V _BB 引腳是內(nèi)部產(chǎn)生的電源，僅適用于此器件。對(duì)于單端輸入條件，未使用的差分輸入連接到V _BB 作為開(kāi)關(guān)參考電壓。 V _BB 也可以重新連接AC耦合輸入。使用時(shí)，通過(guò)0.01 uF電容去耦V _BB 和V _CC 并限制電流源或