老wu發(fā)現(xiàn)，很多硬件菌在設(shè)計(jì)PCB上的電源供應(yīng)系統(tǒng)時(shí)，喜歡在各個(gè)電源軌之間加入磁珠隔離一下，據(jù)說(shuō)能防止干擾。硬件菌們很喜歡加磁珠，貌似磁珠能包治百病，就好像我們覺(jué)得自己頭疼、嗓子疼，感覺(jué)自己肯定是感冒了，就要馬上嗑阿莫匹林抗生素一樣，磁珠也被硬件菌給濫用了。

磁珠這玩意雖好，但也不能貪杯喲，硬件菌在決定服用磁珠之前，老wu建議先看看下這份 Altera 公司的鐵氧體磁珠應(yīng)用筆記。

這是一篇來(lái)自業(yè)界著名 FPGA 供應(yīng)商 Altera 公司的FPGA 電源設(shè)計(jì)應(yīng)用筆記，這份應(yīng)用筆記提供了設(shè)計(jì)鐵氧體磁珠濾波器網(wǎng)絡(luò)來(lái)為Stratix? IV FPGA隔離共用電源軌的一些設(shè)計(jì)指南。

FPGA 技術(shù)的發(fā)展使數(shù)據(jù)速率提高到了 10 Gbps 以上。為了達(dá)到這種數(shù)據(jù)速率，F(xiàn)PGA 廠商一般要求提供多個(gè)隔離的數(shù)字和模擬電源層，以單獨(dú)為 FPGA 的內(nèi)核，I/O，敏感的鎖相環(huán) (PLL) 和千兆收發(fā)器模塊供電。因此，電路板上電源分配系統(tǒng)的復(fù)雜性大大增加。

由于電路板空間、層數(shù)以及成本預(yù)算均有限，電路板設(shè)計(jì)人員發(fā)現(xiàn)在這些系統(tǒng)限制內(nèi)設(shè)計(jì)其 FPGA 電路板越來(lái)越困難。對(duì)于 Stratix IV GX 和 GT 系列千兆位收發(fā)器 FPGA 系列，一種常用的簡(jiǎn)化電源設(shè)計(jì)的方法是，對(duì)于具有相同電壓要求的部分，能夠共用電源軌，并保持彼此之間的隔離，避免電源噪聲干擾。常用的策略是使用鐵氧體磁珠。

本應(yīng)用手冊(cè)介紹了如何正確選擇磁珠以及一些設(shè)計(jì)方面的考慮，例如：anti-resonance、避免 LC 諧振效應(yīng)、傳輸阻抗分析和直流IR壓降最小化，同時(shí)還要滿足去耦的目標(biāo)阻抗要求。另外，還介紹了某些情況下使用 PCB 布局結(jié)構(gòu)來(lái)替代鐵氧體磁珠功能的秘技。PCB 結(jié)構(gòu)與鐵氧體磁珠的性能對(duì)比仿真結(jié)果，可用于評(píng)估驗(yàn)證 PCB 結(jié)構(gòu)濾波器網(wǎng)絡(luò)的效果，同時(shí)可以了解其諸多局限性。

鐵氧體磁珠的選擇

一般而言，鐵氧體磁珠分為兩類(lèi)：

高Q值鐵氧體磁珠——一般用作諧振器，不得用于電源隔離電路中
低Q值鐵氧體磁珠——也稱作吸收鐵氧體磁珠，損耗較大，可構(gòu)成較好的電源濾波器網(wǎng)絡(luò)，因?yàn)樵O(shè)計(jì)它們的目的是吸收高頻噪聲電流并將其以熱的形式散發(fā)掉。這種鐵氧體磁珠在寬高頻帶下具有高阻抗，從而使其成為理想的低通噪聲濾波器。

廠商一般會(huì)給出鐵氧體磁珠的阻抗-頻率曲線圖的特性，并說(shuō)明額定最大直流電流和直流電阻。這取決于鐵氧體磁珠的設(shè)計(jì)和所用材料，阻抗曲線圖中的幅度也在一個(gè)較寬的頻譜范圍急劇變化，從而對(duì)正確選擇鐵氧體磁珠帶來(lái)麻煩。

圖 1 顯示了 1 GHz 頻率范圍內(nèi) 5 條交錯(cuò)在一起的鐵氧體磁珠阻抗曲線的例子，旨在對(duì)比可用于電源噪聲濾波的各種低Q值鐵氧體磁珠的性能情況。

鐵氧體磁珠建模與仿真

鐵氧體磁珠廠商通常提供其器件的等效 SPICE 電路模型，以用于系統(tǒng)仿真。當(dāng)無(wú)法從廠商那里獲得鐵氧體磁珠模型的情況下，可以將鐵氧體磁珠建模成一個(gè)由 R、L和 C 元件組成的簡(jiǎn)單網(wǎng)絡(luò)，如圖 2 所示

盡管該模型為 first-order approximation，但是您仍然可以將其有效地用于 sub-GHz 的仿真。

Rbead 和?Lbead 為鐵氧體磁珠的直流電阻和有效電感。

Cpar 和?Rpar 為鐵氧體磁珠相關(guān)的并聯(lián)電容和電阻。

低頻條件下，Cpar 為開(kāi)路，而?Lbead 為短路，從而只有?Rbead 作為鐵氧體磁珠的直流電阻。隨著的頻率增加，Lbead 的阻抗開(kāi)始隨頻率 (jωLbead) 線性上升，而?Cpar 的阻抗隨頻率 (1/jωCpar) 反比例下降。鐵氧體磁珠的阻抗-頻率曲線圖的上升斜率主要由?Lbead 的電感決定。

從某個(gè)高頻點(diǎn)開(kāi)始，Cpar 的阻抗開(kāi)始占主導(dǎo)，而鐵氧體磁珠的阻抗開(kāi)始下降，從而降低其電感效應(yīng)。這種情況下，阻抗-頻率曲線圖的下降斜率主要由鐵氧體磁珠的寄生電容?Cpar 決定。Rpar 有助于減緩鐵氧體磁珠的 Q 因子。然而，過(guò)大的?Rpar 和?Cpar 值會(huì)增加鐵氧體磁珠的 Q 因子，并降低其有效帶寬。形成高Q鐵氧體磁珠，導(dǎo)致電源分配網(wǎng)絡(luò) (PDN)上出現(xiàn)不期望的瞬態(tài)振鈴響應(yīng)。

要想觀察這些參數(shù)對(duì)鐵氧體磁珠頻率響應(yīng)產(chǎn)生的影響，您可以使用 SPICE 來(lái)仿真用于隔離的鐵氧體磁珠的交流響應(yīng)。圖 2（右）顯示了用于獲取一個(gè)鐵氧體磁珠樣本的交流響應(yīng)的 SPICE 電路設(shè)置， 其中DC電阻為 0.15Ω，有效電感為 54nH，并聯(lián)電容和電阻分別為 178fF 和 70Ω。

圖 3 顯示了 SPICE 中，施加一個(gè) 1V 電源和 1A AC電流負(fù)載，100 Hz 到 1 GHz范圍內(nèi)掃描的交流分析，得到的該鐵氧體磁珠的特征阻抗-頻率曲線圖。在一些廠商沒(méi)有提供 SPICE 模型的情況下，通過(guò)在模型中單獨(dú)改變每一個(gè) R、L 和 C 元件，可用曲線擬合方法來(lái)近似描述某個(gè)特定的鐵氧體磁珠。

Stratix IV GX 設(shè)計(jì)實(shí)例

對(duì)許多應(yīng)用而言，高速時(shí)鐘、數(shù)據(jù)以及其它 I/O 開(kāi)關(guān)速率可達(dá)到數(shù)百兆赫到幾千兆赫。每一個(gè)開(kāi)關(guān)信號(hào)相應(yīng)的基本頻率和諧波很容易污染敏感的電源層面，從而導(dǎo)致電壓紋波和輸出抖動(dòng)增高，特別是在它們與其它噪聲較大的數(shù)字電源層共用時(shí)。例如，在 Stratix IV GX 器件中，0.9V VCC核心電壓被用于向 FPGA內(nèi)核中的的數(shù)字邏輯單元 (LE)、存儲(chǔ)器單元以及 DSP 模塊等供電，這些模塊有很大噪聲。另一方面，0.9V VCCD_PLL 被用于向產(chǎn)生時(shí)鐘倍頻且對(duì)噪聲更敏感的 PLL 供電。盡管在 PCB 上將 VCC 與 VCCD_PLL 電源層合并很簡(jiǎn)單（由單個(gè)電源穩(wěn)壓器供電），但是這樣做會(huì)使內(nèi)核耦合噪聲對(duì) PLL 性能產(chǎn)生負(fù)面影響。

圖 4 顯示了 Stratix IV EP4SGX230KF40 器件的一個(gè)設(shè)計(jì)實(shí)例，其使用一個(gè)鐵氧體磁珠隔離 VCC 和 VCCD_PLL。本例所選用的鐵氧體磁珠為萊爾德科技 (Laird Technologies) 的 LI0805H121R-10。

VCC 電源層去耦（由 C1a 和 C2a 到 Can 表示）設(shè)計(jì)是通過(guò) Altera 的 PowerPlay 早期功耗估算器 (EPE) 和 PDN 去耦工具實(shí)現(xiàn)從直流到25 MHz的頻帶內(nèi)達(dá)到 9 mΩ 的阻抗目標(biāo)。同樣地，VCCD_PLL 去耦（由 C1b 和 C2b 到 Cnb 表示）的目的是，利用相同的目標(biāo)阻抗方法在至少 70 MHz頻帶內(nèi)達(dá)到 0.45Ω 目標(biāo)阻抗。

表 1 對(duì)通過(guò)PDN 去耦工具得出的每個(gè)電源層面要達(dá)到各自阻抗目標(biāo)所需的去耦電容進(jìn)行了總結(jié)。該 PDN 工具估算得到的平面擴(kuò)展電阻和電感以及 BGA 過(guò)孔電阻和電感，也都包括在 SPICE 界面中，旨在給出一個(gè)擴(kuò)展至器件 BGA 焊球的完整 PDN 狀況。

反諧振 (Anti-Resonance)

使用鐵氧體磁珠時(shí)，注意可能出現(xiàn)的反諧振峰值，其可能會(huì)導(dǎo)致超出目標(biāo)阻抗限制的阻抗曲線。下降的電容特性斜率與鐵氧體磁珠的上升的電感特性斜率交錯(cuò)在一起時(shí)，便會(huì)出現(xiàn)這些反諧振峰值，如圖 5 所示。

如果目標(biāo)阻抗較低，這些峰值極易超出目標(biāo)阻抗限制。使用 SPICE 或者類(lèi)似的電路仿真器來(lái)確保這些反諧振峰值不會(huì)超出目標(biāo)阻抗。

就上述 Stratix IV GX VCC 到 VCCD_PLL 隔離例的子而言，PDN 工具沒(méi)有體現(xiàn)出鐵氧體磁珠的效應(yīng)。因此，SPICE 被用于驗(yàn)證使用鐵氧體磁珠后是否會(huì)引入不期望的反諧振從而改變 PDN 特性曲線。

在SPICE中，將一個(gè)穩(wěn)壓器源建模成一個(gè)簡(jiǎn)單的電阻-電感串聯(lián)網(wǎng)絡(luò)，驅(qū)動(dòng)一個(gè) 1A 的負(fù)載，并將其運(yùn)用到建模的 PDN 電路上。在100Hz 到 1GHz頻譜范圍內(nèi)做AC掃描來(lái)仿真該電路，以獲得以 Ω 為單位的去耦網(wǎng)絡(luò)阻抗曲線圖。如圖 6 所示，PDN 工具估算得到的 VCCD_PLL 電源的去耦電容器以及選用的萊爾德科技 LI0805H121R-10 鐵氧體磁珠一起在124 KHz 處會(huì)引起一個(gè)約為 1.5Ω 的嚴(yán)重的反諧振峰值。因其超出了 0.45Ω 的 VCCD_PLL 阻抗目標(biāo)，必須解決該問(wèn)題。

要想消除這種低頻反諧振峰值，可為 VCCD_PLL 增加一個(gè)大容值的Bulk去耦電容，如圖 7（頂部）所示。圖 7（底部）顯示了為 VCCD_PLL 電源層增加一個(gè) 47μF 大電容后的 PDN 曲線圖。該增加的Bulk去耦電容有助于減輕這種反諧振超標(biāo)。

LC 諧振振蕩

使用鐵氧體磁珠的另一個(gè)問(wèn)題是 LC 諧振振蕩。只要您在 PDN 電路中使用電感和電容，存儲(chǔ)于電感和電容中的能量就會(huì)在這兩種能量存儲(chǔ)元件之間來(lái)回轉(zhuǎn)移，從而可能導(dǎo)致不需要的電路振蕩。這種負(fù)面影響表現(xiàn)為在時(shí)域的電壓過(guò)沖甚至電壓振鈴。

使用一個(gè)具有瞬態(tài)分析的 SPICE 仿真器或者類(lèi)似工具，來(lái)對(duì)您的設(shè)計(jì)進(jìn)行檢查，看是否所有的過(guò)沖或振鈴都得到了較好的抑制并且在容許限制范圍內(nèi)。前面的 Stratix IV GX VCC 到 VCCD_PLL 例子中，萊爾德科技的 LI0805H121R-10 鐵氧體磁珠沒(méi)有引起電壓過(guò)沖或振鈴，如圖 8（左）所示。如果出現(xiàn)過(guò)沖或振鈴，對(duì)于 0.9V VCCD_PLL 電源而言，請(qǐng)確保其在 ±30 mV 操作規(guī)范以內(nèi)。通常情況下，如果鐵氧體磁珠的電感非常高，如圖 8（右）的假設(shè)情況所示，則過(guò)沖或振鈴會(huì)更加嚴(yán)重，從而導(dǎo)致器件的失效或者錯(cuò)誤運(yùn)行。如果出現(xiàn)嚴(yán)重的過(guò)沖或振鈴，請(qǐng)選擇更低電感值的鐵氧體磁珠。

傳輸阻抗

評(píng)估電路噪聲抗擾度的一種常用方法是分析其傳輸阻抗。要確定上述例子 VCC 到 VCCD_PLL 隔離的傳輸阻抗，您可以從鐵氧體磁珠的 VCC 端來(lái)仿真 PDN 電路，通過(guò)加上1A的電流源，以對(duì) FPGA 器件中來(lái)自 VCC 電源的模擬噪聲進(jìn)行評(píng)估，如圖 9 所示。

圖 10 顯示了VCC電源層鐵氧體磁珠前和隔離的VCCD_PLL電源在FPGA 器件 BGA 球柵上的最終傳輸阻抗。由于鐵氧體磁珠和 VCCD_PLL去耦網(wǎng)絡(luò)的作用，在3 MHz以上頻段上，VCCD_PLL 比 VCC 低大約 40 dB。

盡管該應(yīng)用手冊(cè)給出的例子均專門(mén)針對(duì) VCCD_PLL 電源層面，但是 Stratix IV GX 和 GT 器件的其它一些電源，例如：VCCL_GXB 、VCCAUX 和 VCCA 等，也都可以受益于文中描述的相同隔離技術(shù)和分析方法。

DC 電流和 IR 壓降考慮因素

鐵氧體磁珠可通過(guò)的電流量由其產(chǎn)品說(shuō)明書(shū)中規(guī)定的最大額定 DC 電流決定。超出該最大額定電流就會(huì)損壞鐵氧體磁珠。但是，甚至低于該最大額定 DC 值的電流也會(huì)導(dǎo)致鐵氧體磁珠極大地降低其效果，因?yàn)殍F氧體磁珠的芯材可能會(huì)變得飽和。

圖 11 顯示了改變 DC 電流偏置條件下鐵氧體磁珠的阻抗-頻率曲線例子。隨著通過(guò)鐵氧體磁珠電流的增加，鐵氧體磁珠的有效阻抗和帶寬也隨之減小。

為了避免內(nèi)核飽和與鐵氧體磁珠性能下降，請(qǐng)選擇額定 DC 電流兩倍于目標(biāo)電源所需電流的鐵氧體磁珠。另外，選擇一個(gè)低 DC 電阻鐵氧體磁珠來(lái)使相關(guān) DC IR 壓降最小化。確定所有壓降都不會(huì)使目標(biāo)電源降至 FPGA 建議操作環(huán)境以下，具體規(guī)范見(jiàn)器件產(chǎn)品說(shuō)明書(shū)。

PCB 結(jié)構(gòu)

使用磁珠的另一種方法是構(gòu)建一個(gè)小電感 PCB 布局結(jié)構(gòu)，來(lái)連接兩個(gè)隔離電源層。這種方法要求精確的建模并提取PCB 結(jié)構(gòu)相關(guān)的 DC 電阻和 AC 環(huán)路電感，并利用 SPICE 仿真來(lái)檢查結(jié)構(gòu)濾波器性能，以代替鐵氧體磁珠。DC 電阻決定了由于該結(jié)構(gòu)走線長(zhǎng)度帶來(lái)的壓降。AC 環(huán)路電感有助于提供兩個(gè)互聯(lián)電源層的隔離。

在下列例子中，Altera 使用 Ansoft Q3D Extraction 軟件來(lái)建模、評(píng)估并調(diào)節(jié)幾種 PCB 結(jié)構(gòu)，其對(duì)隔離 Stratix IV GX VCC 和 VCCD_PLL 電源層面很有效。利用 Q3D，可抽取出每種結(jié)構(gòu)的 DC 電阻和 AC 環(huán)路電感。之后，在 SPICE 中對(duì)這些值進(jìn)行重新仿真，以獲得與前面鐵氧體磁珠性能相對(duì)比的結(jié)構(gòu)性能。

例子1：直線走線結(jié)構(gòu)

在圖 12 所示直線走線結(jié)構(gòu)中，一條 20 mil 寬、1 oz 銅厚的電源走線被用于代替鐵氧體磁珠來(lái)連接考慮中的兩個(gè)電源層。采用這種結(jié)構(gòu)的走線可以承載約 3.7A 的電流。您必須設(shè)計(jì)走線，來(lái)處理期望的電流負(fù)載。直接影響走線電感的參數(shù)主要是走線的長(zhǎng)度、距離參考層的高度，以及走線下方挖空 (cutout) 面積的大小。

一般而言，走線長(zhǎng)度越長(zhǎng)，走線離參考層越遠(yuǎn)，或者挖空面積越大，走線電感越大。因?yàn)檫@些因素會(huì)帶來(lái)更大的電流回流面積。但是，每一個(gè)參數(shù)過(guò)大都會(huì)占用寶貴的電路板空間。更好的拓?fù)浣Y(jié)構(gòu)是使用一種盤(pán)繞走線方法。

示例 2：盤(pán)繞走線結(jié)構(gòu)

為了盡可能增大走線環(huán)路電感同時(shí)最小化電路板空間使用，可使用一種盤(pán)繞走線結(jié)構(gòu)，如圖 13 所示。 因?yàn)槔@組中的電流在繞組的并聯(lián)走線部分總是以相同方向流動(dòng)，因此沒(méi)有電流抵消發(fā)生，并且在一個(gè)較小區(qū)域?qū)崿F(xiàn)最大電感。但是，使用盤(pán)繞結(jié)構(gòu)要求一個(gè)逃逸過(guò)孔（逃逸過(guò)孔這個(gè)名字比較奇怪，老wu不解釋，看圖你就會(huì)秒懂），以允許走線能夠走到另一個(gè)層。正因如此，需考慮過(guò)孔的電流承載能力。一般而言，一個(gè) 1 mil 孔壁厚度、12 mil 直徑的過(guò)孔可通過(guò)大約 2.5A 的電流。

表 2 列舉了通過(guò) Q3D 得到的不同直線及盤(pán)繞走線長(zhǎng)度、距參考層高度以及層挖空面積大小情況下對(duì) DC 電阻和走線電感的影響。在給定走線寬度條件下，DC 電阻主要取決于走線的長(zhǎng)度，如表 2 所示。

仿真結(jié)果

使用 Q3D 從盤(pán)繞走線結(jié)構(gòu)提取的 48 mΩ DC 電阻和 26.8 nH AC 環(huán)路電感，并在前面 VCC 到 VCCD_PLL SPICE 例子中再次仿真這些值，可得到下列阻抗曲線（請(qǐng)參見(jiàn)圖 14）、傳輸阻抗（請(qǐng)參見(jiàn)圖 15）和瞬態(tài)響應(yīng)（請(qǐng)參見(jiàn)圖 16）的結(jié)果。這三幅圖表明，如果結(jié)構(gòu)的 DC 壓降保持在產(chǎn)品說(shuō)明書(shū)規(guī)定的建議器件操作環(huán)境范圍內(nèi)，則您可以使用盤(pán)繞走線PCB 布局結(jié)構(gòu)來(lái)代替鐵氧體磁珠。 （老wu注 一個(gè)磁珠多少錢(qián)，相應(yīng)的通過(guò)繞線產(chǎn)生的等效于磁珠的走線的多層板pcb增加的成本多少錢(qián)？真的有人會(huì)用這種糾結(jié)的用法嗎？除非你找不到同等規(guī)格的磁珠咯）

EMC 標(biāo)準(zhǔn)

但要注意的是，這種結(jié)構(gòu)會(huì)成為強(qiáng)輻射源，其可能會(huì)影響聯(lián)邦通信委員會(huì) (EMC) 和其它國(guó)際監(jiān)管機(jī)構(gòu)頒布的電磁標(biāo)準(zhǔn) (EMC) 規(guī)定。把這種結(jié)構(gòu)放在兩個(gè)地層之間，并用過(guò)孔聯(lián)結(jié)在一起，可幫助屏蔽輻射。Altera 還沒(méi)有對(duì)這些結(jié)構(gòu)進(jìn)行額外的 EMC 標(biāo)準(zhǔn)仿真和測(cè)試，其超出了本應(yīng)用手冊(cè)的范圍。

設(shè)計(jì)建議

Altera 對(duì)您的設(shè)計(jì)提出如下建議：

選用一個(gè)鐵氧體磁珠或設(shè)計(jì) PCB 濾波結(jié)構(gòu)，使其可以承載去耦電源所需的電流負(fù)載。

為了避免內(nèi)核飽和，選擇一個(gè)額定電流至少兩倍于目標(biāo)電源預(yù)計(jì)電流的鐵氧體磁珠。

需最小化鐵氧體磁珠或 PCB 結(jié)構(gòu)的 DC 電阻，以減少 DC IR 壓降

確定所有壓降都沒(méi)有導(dǎo)致目標(biāo)電源低于器件的建議操作環(huán)境。

使用 SPICE 或其它類(lèi)似工具，以確保所有鐵氧體磁珠或 PCB 電感結(jié)構(gòu)帶來(lái)的反諧振峰值均沒(méi)有超出目標(biāo)阻抗限制。

如果出現(xiàn)反諧振超標(biāo)，向電源層添加大的Bulk去耦電容來(lái)減少或消除峰值。

使用 SPICE 或其它類(lèi)似工具對(duì)有過(guò)大電壓過(guò)沖或振鈴的 PDN 電路進(jìn)行瞬態(tài)響應(yīng)分析，這種過(guò)沖或振鈴可能會(huì)超出器件建議操作環(huán)境。

使用 SPICE 或其它類(lèi)似工具對(duì)被隔離的電源相對(duì)于未濾波的父電源層的傳輸阻抗進(jìn)行分析，以獲得充分衰減。

結(jié)論

Stratix IV GX 和 GT 系列高性能 FPGA 要求多個(gè)電源為器件內(nèi)各種電路模塊供電。為了讓器件達(dá)到最大額定性能并具有最低抖動(dòng)，某些敏感電源層要求非常潔凈的電源。要在系統(tǒng)設(shè)計(jì)限制范圍內(nèi)滿足這些電源要求，您可以將鐵氧體磁珠或自定義 PCB 結(jié)構(gòu)用作濾波器元件來(lái)隔離一些共用電源。本應(yīng)用手冊(cè)介紹了如何選擇正確的鐵氧體磁珠以及如何設(shè)計(jì) PCB 結(jié)構(gòu)，來(lái)滿足基于 Stratix IV GX 及 GT 的 PDN 設(shè)計(jì)的一些電源濾波器要求。