2.Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，reg是邊沿觸發(fā)。時(shí)序設(shè)計(jì)中盡量使用reg觸發(fā)。行為描述中，如果對(duì)應(yīng)所有可能輸入條件，有的輸入沒有對(duì)應(yīng)明確的輸出，系統(tǒng)會(huì)綜合出latch。比如：

　　always@（?a?or?b）?//缺少else語(yǔ)句??????begin???????if（a==1）??????????q?《=?b;???end

　　always@（posedge clk or negedge rst_n）begin//case語(yǔ)句沒有defaultif（！rst_n）state 《= IDLE;else begincase（state）a:balabala;b:balabala;endcaseendend

　　3.對(duì)競(jìng)爭(zhēng)冒險(xiǎn)的理解，以及如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

　　4. FPGA結(jié)構(gòu)一般分為哪三個(gè)部分？1、可編程邏輯塊（LAB）2、可編程I/O模塊3、可編程內(nèi)部連線5. WHEN_ELSE條件信號(hào)賦值語(yǔ)句和IF_ELSE順序語(yǔ)句的異同？WHEN_ELSE條件信號(hào)賦值語(yǔ)句中無標(biāo)點(diǎn)，只有最后有分號(hào)；必須成對(duì)出現(xiàn)；是并行語(yǔ)句，須放在結(jié)構(gòu)體中。IF_ELSE順序語(yǔ)句中有分號(hào)；是順序語(yǔ)句，必須放在進(jìn)程中

　　6. 用VHDL/Veilog?HDL語(yǔ)言開發(fā)可編程邏輯電路的完整流程？文本編輯→功能仿真→邏輯綜合→布局布線→時(shí)序仿真。

　　*?所謂綜合，就是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件（如面積、速度、功耗和成本等），將設(shè)計(jì)輸入轉(zhuǎn)換成滿足要求的電路設(shè)計(jì)方案，該方案必須同時(shí)滿足與其的功能和約束條件。綜合的過程也是設(shè)計(jì)目標(biāo)的優(yōu)化過程，其目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，供布局布線使用，網(wǎng)表中包含了目標(biāo)器件中的邏輯單元和互連的信息。*布局布線就是根據(jù)設(shè)計(jì)者指定的約束條件（如面積、延時(shí)、時(shí)鐘等）、目標(biāo)器件的結(jié)構(gòu)資源和工藝特性，以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連，完成實(shí)現(xiàn)方案（網(wǎng)表）到使實(shí)際目標(biāo)器件（FPGA或CPLD）的變換。

　　7. Quartus編譯器編譯FPGA工程最終生產(chǎn)兩種不同用途的文件？它們分別是.sof和.pof。sof是SRAM?Object?File，下載到FPGA中，斷電丟失。?pof是Programmer?Object?File，下載到配置芯片中，上電重新配置FPGA。

　　8.異步信號(hào)同步方式？單比特?cái)?shù)據(jù)，打兩拍后檢測(cè)打拍后信號(hào)變化沿。若快時(shí)鐘域信號(hào)進(jìn)入慢時(shí)鐘域，則先擴(kuò)展位寬再打兩拍。多比特?cái)?shù)據(jù)，使用異步FIFO橋接。在數(shù)據(jù)量不大，帶寬要求不高的場(chǎng)合可以采用握手同步方式（利用單比特握手信號(hào)打兩拍同步方式找到數(shù)據(jù)穩(wěn)定時(shí)刻，保證上游握手信號(hào)拉高時(shí)數(shù)據(jù)穩(wěn)定不變）。

　　9. SRAM和DRAM的區(qū)別？SRAM是靜態(tài)隨機(jī)訪問存儲(chǔ)器，由晶體管存儲(chǔ)數(shù)據(jù)，無需刷新，讀寫速度快。DRAM是動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器，由電容存儲(chǔ)數(shù)據(jù)，由于電容漏電需要?jiǎng)討B(tài)刷新，電容充放電導(dǎo)致讀寫速度較SRAM低。但DRAM成本較低，適合做大容量片外緩存。

　　10.邏輯設(shè)計(jì)中競(jìng)爭(zhēng)與冒險(xiǎn)概念，如何識(shí)別和消除？競(jìng)爭(zhēng)：在組合邏輯電路中，信號(hào)經(jīng)過多條路徑到達(dá)輸出端，每條路徑經(jīng)過的邏輯門不同存在時(shí)差，在信號(hào)變化的瞬間存在先后順序。這種現(xiàn)象叫競(jìng)爭(zhēng)。冒險(xiǎn)：由于競(jìng)爭(zhēng)而引起電路輸出信號(hào)中出現(xiàn)了非預(yù)期信號(hào)，產(chǎn)生瞬間錯(cuò)誤的現(xiàn)象稱為冒險(xiǎn)。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒有的窄脈沖，即毛刺。常見的邏輯代數(shù)法判斷是否有競(jìng)爭(zhēng)冒險(xiǎn)存在：只要輸出邏輯表達(dá)式中含有某個(gè)信號(hào)的原變量A和反變量/A之間的“與”或者“或”關(guān)系，且A和/A經(jīng)過不同的傳播路徑，則存在競(jìng)爭(zhēng)。解決辦法一是修改邏輯表達(dá)式避免以上情況，二是采樣時(shí)序邏輯，僅在時(shí)鐘邊沿采樣，三是在芯片外部并聯(lián)電容消除窄脈沖。

　　11. 格雷碼特點(diǎn)及其應(yīng)用？連續(xù)的格雷碼之間只有單比特信號(hào)變化，多用在異步時(shí)鐘域處理上，如異步FIFO中地址指針的索引就采用格雷碼編碼。分析：只有單比特信號(hào)跨時(shí)鐘域時(shí)，我們能通過雙觸發(fā)器構(gòu)成的同步器在另一個(gè)時(shí)鐘域內(nèi)得到有效脈沖，但多比特信號(hào)若采用同樣的方法，會(huì)出現(xiàn)各個(gè)比特更新時(shí)刻不一致導(dǎo)致數(shù)據(jù)錯(cuò)誤的情況。而在異步FIFO設(shè)計(jì)中，兩側(cè)信號(hào)屬于不同時(shí)鐘域，F(xiàn)IFO必須通過對(duì)比來自不同時(shí)鐘域的讀寫地址指針數(shù)值給出空滿指示信號(hào)，地址指針需要多個(gè)比特信號(hào)才能代表FIFO深度。格雷碼的單比特變化特性正好適用于這一場(chǎng)合，使用單比特信號(hào)同步策略完全適用于格雷碼。

　　12. 亞穩(wěn)態(tài)的產(chǎn)生原因及消除方式？在異步系統(tǒng)中，寄存器建立保持時(shí)間不滿足引起亞穩(wěn)態(tài)。典型的場(chǎng)合為數(shù)據(jù)跨時(shí)鐘域傳輸和異步復(fù)位電路。在異步傳輸過程中，通過單比特信號(hào)雙寄存器同步，多比特信號(hào)FIFO橋接的方式消除亞穩(wěn)態(tài)（實(shí)際上異步信號(hào)同步方式即為異步傳輸過程中亞穩(wěn)態(tài)的消除方式）。通過異步復(fù)位，同步釋放可消除異步復(fù)位引起的亞穩(wěn)態(tài)。

　　13. 時(shí)鐘抖動(dòng)和時(shí)鐘偏移的概念及產(chǎn)生原因，如何避免？時(shí)鐘抖動(dòng)jitter：指時(shí)鐘信號(hào)的跳變沿不確定，故是時(shí)鐘頻率上的不一致。時(shí)鐘偏移Skew：指全局時(shí)鐘產(chǎn)生的各個(gè)子時(shí)鐘信號(hào)到達(dá)不同觸發(fā)器的時(shí)間點(diǎn)不同，是時(shí)鐘相位的不一致。jitter主要受外界干擾引起，通過各種抗干擾手段可以避免。而skew由數(shù)字電路內(nèi)部各路徑布局布線長(zhǎng)度和負(fù)載不同導(dǎo)致，利用全局時(shí)鐘網(wǎng)絡(luò)可盡量將其消除。

　　14.什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來，此時(shí)無論外部輸入 x 有無變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。

　　15. 同步電路和異步電路的區(qū)別？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

　　16. 時(shí)序設(shè)計(jì)的實(shí)質(zhì)？時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的要求。

　　17. 建立時(shí)間與保持時(shí)間的概念？建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。

　　18. 為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。

　　19. 什么是亞穩(wěn)態(tài)為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也是一個(gè)異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來使異步電路同步化的電路其實(shí)叫做“一位同步器”，他只能用來對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 《 = 時(shí)鐘周期。更確切地說，輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需的保持時(shí)間之和。最保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。所以，這樣的同步電路對(duì)于從較慢的時(shí)鐘域來的異步信號(hào)進(jìn)入較快的時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒有作用 。

　　20. 時(shí)序約束的概念和基本策略？時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

　　21. 附加約束的作用？1：提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）；2：獲得正確的時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）3：指定FPGA/CPLD的電氣標(biāo)準(zhǔn)和引腳位置。

　　22. 對(duì)于多位的異步信號(hào)如何進(jìn)行同步？對(duì)以一位的異步信號(hào)可以使用“一位同步器進(jìn)行同步”（使用兩級(jí)觸發(fā)器），而對(duì)于多位的異步信號(hào)，可以采用如下方法：1：可以采用保持寄存器加握手信號(hào)的方法（多數(shù)據(jù)，控制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用的不同而不同；3：異步FIFO。（最常用的緩存單元是DPRAM）

　　23. 鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？電平敏感的存儲(chǔ)器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。

　　24. FPGA芯片內(nèi)有哪兩種存儲(chǔ)器資源？FPGA芯片內(nèi)有兩種存儲(chǔ)器資源：一種叫BLOCK RAM，另一種是由LUT配置成的內(nèi)部存儲(chǔ)器（也就是分布式RAM）。BLOCK RAM由一定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時(shí)候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。

　　25. 什么是時(shí)鐘抖動(dòng)？時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說時(shí)鐘周期在不同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為0的平均變量。

　　26. FPGA設(shè)計(jì)中對(duì)時(shí)鐘的使用？FPGA芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時(shí)鐘管理器如PLL，DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對(duì)時(shí)鐘邏輯操作的替代方案）。

　　27. FPGA設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？首先說說異步電路的延時(shí)實(shí)現(xiàn)：異步電路一半是通過加buffer、兩級(jí)與非門等來實(shí)現(xiàn)延時(shí)（我還沒用過所以也不是很清楚），但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中，對(duì)于比較大的和特殊要求的延時(shí)，一半通過高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過計(jì)數(shù)器來控制延時(shí)；對(duì)于比較小的延時(shí)，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個(gè)時(shí)鐘周期。

　　28. FPGA中可以綜合實(shí)現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項(xiàng)？三種資源：BLOCK RAM，觸發(fā)器（FF），查找表（LUT）；注意事項(xiàng)：1：在生成RAM等存儲(chǔ)單元時(shí)，應(yīng)該首選BLOCK RAM 資源；其原因有二：第一：使用BLOCK RAM等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元。使用BLOCK RAM可以說是“不用白不用”，是最大程度發(fā)揮器件效能，節(jié)約成本的一種體現(xiàn)；第二：BLOCK RAM是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT和REGISTER構(gòu)建的存儲(chǔ)器更有優(yōu)勢(shì)。2：弄清FPGA的硬件結(jié)構(gòu)，合理使用BLOCK RAM資源；3：分析BLOCK RAM容量，高效使用BLOCK RAM資源；4：分布式RAM資源（DISTRIBUTE RAM）

　　29.查找表的原理與結(jié)構(gòu)？查找表（look-up-table）簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有 4位地址線的16x1的RAM。當(dāng)用戶通過原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可

　　30. MOORE 與 MEELEY狀態(tài)機(jī)的特征？Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)， 且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化。Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)， 而且與當(dāng)前輸入值有關(guān)。

　　31.多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域？不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí)，可以采用兩級(jí)觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步FIFO來實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號(hào)。

　　32. 說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在的時(shí)序問題；

　　33. 如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1 降低系統(tǒng)時(shí)鐘頻率2 用反應(yīng)更快的FF3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說的加兩級(jí)觸發(fā)器）。4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)

　　34. 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？module divide_2（clk，rst，clk_out）;input clk，rst;output clk_out;reg clk_out;always @（posedge clk or negedge rst）if（！rst） beginclk_out《=0;endelse beginclk_out 《= ~clk_out;endendmodule

　　編輯：黃飛