FPGA芯片內(nèi)部結(jié)構(gòu)解析(2)

?FPGA芯片內(nèi)部邏輯

b.3 Xilinx FPGA的內(nèi)部結(jié)構(gòu) ——塊RAM

FPGA內(nèi)嵌的存儲器單元包括塊RAM（BRAM）和分布式RAM。

可用于隨機(jī)存取存儲器（RAM）、只讀存儲器（ROM）FIFO或移位寄存器。

分布式RAM是基于CLB的查找表，而塊RAM（BRAM）是內(nèi)嵌于FPGA中的雙口RAM。

圖1 塊RAM

b.4 Xilinx FPGA的內(nèi)部結(jié)構(gòu)——時鐘資源

FPGA內(nèi)部充斥著各種各樣的連線，如果我們把這些邏輯間的互聯(lián)線比喻為大城市里面密密麻麻的街道和馬路，那么專為快速布線而定制的時鐘布線資源則是城市里的快速路。

FPGA內(nèi)部的時鐘布線池也是橫平豎直的矩陣式排布，意圖讓每一條“小路”盡快的能夠找到可以就近“上高速”的“匝道”。

Xilinx FPGA內(nèi)部會將時鐘布線資源劃分到不同的“時鐘區(qū)”中，每個時鐘區(qū)對應(yīng)一定數(shù)量的IO口數(shù)量、邏輯資源、存儲器資源或DSP slice資源，同時也會有一個CMT（Clock management tiles）相對應(yīng)。

b.5 Xilinx FPGA 的內(nèi)部結(jié)構(gòu) ——數(shù)字信號處理塊

數(shù)字信號處理（Digital Signal Processing，簡稱DSP）塊是Xilinx FPGA內(nèi)部最復(fù)雜的運(yùn)算單元。

DSP塊是內(nèi)嵌到FPGA中的算術(shù)邏輯單元（ALU），它由3個不同的鏈路塊組成。

DSP塊的算術(shù)鏈路由一個加減器連接到乘法器，再連接到一個乘累加器所組成。

圖2 DSP資源

b.6 Xilinx FPGA 的內(nèi)部結(jié)構(gòu) ——高速串行收發(fā)器

FPGA支持各種高速差分對，從幾百M(fèi)Hz的普通LVDS接口，到上GHz或數(shù)十GHz的Gbit串行收發(fā)器，可以滿足各種高速數(shù)據(jù)傳輸?shù)男枨蟆?/p>

通常在FPGA器件內(nèi)部提供高速的串化器和解串器，以及低時延、高速率的時鐘處理單元。

在Artix7系列FPGA器件中達(dá)到6.6Gb/s的GTP Transceivers有2到16個不等，能夠滿足一般性的應(yīng)用。

普通的LVDS接口，小規(guī)模的FPGA器件中也能夠提供多達(dá)幾十對的差分接口，通常既可以作為LVDS接口，也可以復(fù)用為一般的IO引腳使用。

b.7 Xilinx FPGA 的內(nèi)部結(jié)構(gòu) ——外部存儲器控制器

FPGA的片內(nèi)存儲器（如BRAM）由于容量受限，所以對DDR3/DDR4等外部高速存儲器的支持也成為了中高端FPGA器件必備的資源。

FPGA器件內(nèi)部往往內(nèi)嵌了一個多個DDR3/DDR4控制器硬核IP，包括用戶接口（User Interface）模塊、存儲器控制器（Memory Controller）模塊、初始化和校準(zhǔn)（Initialization/Calibration）模塊、物理層（Physical Layer）模塊。