本文針對高速數(shù)據(jù)傳輸需求，根據(jù)USB2.0的協(xié)議規(guī)范，利用VHDL語言實(shí)現(xiàn)符合該協(xié)議的功能控制器，在視頻壓解系統(tǒng)中使數(shù)據(jù)在PC與外設(shè)之間高速傳輸。
2010-10-28 15:44:03
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這里主要介紹下在C語言中是如何實(shí)現(xiàn)的面向?qū)ο?。知道了C語言實(shí)現(xiàn)面向?qū)ο蟮姆绞?，再?lián)想下，C++中的class的運(yùn)行原理是什么？
2022-10-21 09:00:421664 vhdl語言實(shí)現(xiàn)16位數(shù)據(jù)通信，求助！
2014-03-07 14:02:47
設(shè)計(jì)RISC微處理器需要遵循哪些原則?基于FPGA技術(shù)用VHDL語言實(shí)現(xiàn)的8位RISC微處理器
2021-04-13 06:11:51
的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。3．大規(guī)模設(shè)計(jì)一些大型的 FPGA 設(shè)計(jì)項(xiàng)目必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)。VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有
2018-09-07 09:04:45
本帖最后由 eehome 于 2013-1-5 09:51 編輯
VHDL語言100例詳解
2012-08-20 20:45:49
本帖最后由 田家二好 于 2015-3-20 11:52 編輯
VHDL語言100例詳解.pdf僅供學(xué)習(xí)
2015-03-17 21:54:30
VHDL語言100例詳解.pdf 僅供學(xué)習(xí)
2015-03-20 11:52:07
VHDL語言詳解（修正版）希望對需要的人有幫助
2013-06-28 13:00:18
，舉例說明了利用VHDL語言實(shí)現(xiàn)數(shù)字系統(tǒng)的過程。 整個(gè)數(shù)字電壓表的硬件結(jié)構(gòu)如圖1所示。 工作時(shí)，系統(tǒng)按一定的速率采集輸入的模擬電壓，經(jīng)ADC0804轉(zhuǎn)換為8位數(shù)字量，此8位數(shù)字量經(jīng)FPGA處理
2012-10-26 15:46:00
請教大家怎么用VHDL語言實(shí)現(xiàn)減法運(yùn)算？在FPGA設(shè)計(jì)時(shí)又該怎么操作呢？
2012-05-17 20:07:12
如何用VHDL 語言實(shí)現(xiàn)右移位??？求大神幫看看為什么實(shí)現(xiàn)不了右移位？library ieee;use ieee.std_logic_1164.all;use
2016-05-28 15:46:38
vhdl語言實(shí)例大全下載
2008-05-20 09:36:01
我使用ADUC7061做的信號采集，現(xiàn)在客戶需要實(shí)現(xiàn)EEPROM功能來保存3-5個(gè)數(shù)據(jù)，請問如何使用C語言實(shí)現(xiàn)？不使用外部EEPROM 專用IC。
2024-01-12 06:56:45
C++語言實(shí)現(xiàn)火車排序功能.doc
2017-08-05 22:01:19
C語言實(shí)現(xiàn)常用排序算法是什么？
2021-10-19 06:41:46
CRC算法和c語言實(shí)現(xiàn)
2012-08-20 19:21:44
MicroPython是什么？TPYBoard是怎樣通過Python腳本語言實(shí)現(xiàn)單片機(jī)控制的？
2021-11-10 06:56:49
數(shù)字示波器的FPGA實(shí)現(xiàn)， VHDL語言，測試通過（僅供參考）
2009-11-06 19:53:52
請問使用VHDL語言設(shè)計(jì)FPGA有哪些常見問題？
2021-05-06 09:05:31
不知道有沒有大神做過：基于FPGA的圖像邊緣檢測系統(tǒng)設(shè)計(jì)，用VHDL語言實(shí)現(xiàn)
2018-05-10 00:22:07
。FPGA芯片用米直接控制其他元件的工作，對小鍵盤的輸入，通過一定的算法實(shí)現(xiàn)電子密碼鎖的功能。通過控制ISD2560的控制腳的電平狀態(tài)，達(dá)到控制其發(fā)音從而實(shí)現(xiàn)智能語音提示的效果。3個(gè)發(fā)光二極管分別用于顯示
2021-07-03 08:00:00
語言進(jìn)行CPLD/FPGA設(shè)計(jì)開發(fā)，Altera和Lattice已經(jīng)在開發(fā)軟件方面提供了基于本公司芯片的強(qiáng)大開發(fā)工具。但由于VHDL設(shè)計(jì)是行為級設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思想與電路結(jié)構(gòu)相脫節(jié)，而且
2019-06-18 07:45:03
基于Proteus和C語言實(shí)現(xiàn)一共四個(gè)題目，有沒有人愿意嘗試一下？
2021-07-14 06:20:45
本文介紹應(yīng)用美國ALTERA公司的MAX+PLUSⅡ平臺(tái)，使用VHDL硬件描述語言實(shí)現(xiàn)的十六路彩燈控制系統(tǒng)。
2021-04-19 07:43:57
如何使用C語言實(shí)現(xiàn)模糊PID控制？
2021-09-24 08:54:18
利用現(xiàn)場可編程門陣列（FPGA）和VHDL 語言實(shí)現(xiàn)了PCM碼的解調(diào)，這樣在不改變硬件電路的情況下，能夠適應(yīng)PCM碼傳輸速率和幀結(jié)構(gòu)變化，從而正確解調(diào)數(shù)據(jù)。
2021-05-07 06:58:37
本文介紹利用VHDL語言實(shí)現(xiàn) FPGA與單片機(jī)的串口異步通信電路。
2021-04-29 06:34:57
幀同步是什么工作原理？如何用VHDL語言實(shí)現(xiàn)幀同步的設(shè)計(jì)？
2021-04-08 06:33:59
關(guān)于用QuartusⅡ軟件實(shí)現(xiàn)編程調(diào)試，用VHDL語言描述該邏輯關(guān)系。多次嘗試編寫，并不能準(zhǔn)確描述邏輯關(guān)系，以及進(jìn)行編程調(diào)試，對于vhdl語言不能準(zhǔn)確應(yīng)用，想請教一下結(jié)構(gòu)體的相關(guān)邏輯語言。
2022-05-04 12:21:32
老大看到OOP編程很好，就讓我學(xué)，怎么用C語言實(shí)現(xiàn)OOP編程的，請大俠指點(diǎn)
2019-10-30 03:45:28
、組合、多態(tài)等面向?qū)ο蟮?b class="flag-6" style="color: red">功能，但C語言有struct和函數(shù)指針。我們可以用struct中的數(shù)據(jù)和函數(shù)指針，以此來模擬對象和類的行為。所以在正式開始設(shè)計(jì)模式前，先看看如何用C語言實(shí)現(xiàn)面向?qū)ο缶幊?。本章針對面向?qū)ο蟮姆庋b、繼承、組合、多態(tài)給出C語言的實(shí)現(xiàn)方法。1.1 封裝封裝是指對象僅暴露必要的對外接口（這里
2021-07-12 07:24:18
各位大家好，我正在尋找用VHDL語言編寫的UDP / IP堆棧（我必須在Spartan-6 FPGA中實(shí)現(xiàn)它）。我正在尋找一個(gè)盡可能簡單的功能：使用VHDL語言編寫，而不是Verilog - 在
2019-08-06 02:37:22
本人小菜鳥，開始學(xué)FPGA的時(shí)候?qū)W的Verilog語言，后來因?yàn)檎n題組前期的工作都是VHDL就該學(xué)VHDL了。最近聽了幾個(gè)師兄的看法，說國內(nèi)用VHDL的已經(jīng)很少了，建議我還是堅(jiān)持用Verilog，小菜現(xiàn)在好糾結(jié)，請問到底應(yīng)該用哪種語言呢？望各位大神指點(diǎn)！
2015-07-08 10:07:56
最近在做個(gè)課題，需要用FPGA中的verilog語言實(shí)現(xiàn)BPSK調(diào)制，fpga不是很會(huì)，望大神指導(dǎo)下，急求代碼啊！謝謝
2013-03-06 18:12:36
各位大神求救啊用verilog語言實(shí)現(xiàn)電子鐘
2014-05-04 16:37:51
用VHDL語言實(shí)現(xiàn)樂曲演奏電路本程序是用VHDL對《梁祝協(xié)奏曲》中《化蝶》部分的樂曲電路實(shí)現(xiàn)。
2011-08-18 10:31:53
VHDL硬件描述語言教學(xué)：包括fpga講義，VHDL硬件描述語言基礎(chǔ)，VHDL語言的層次化設(shè)計(jì)的教學(xué)幻燈片
2006-03-27 23:46:49
93 第1章 緒論 1.1 關(guān)于EDA 1.2 關(guān)于VHDL 1.3 關(guān)于自頂向下的系統(tǒng)設(shè)計(jì)方法 1.4 關(guān)于應(yīng)用 VHDL的 EDA過程 1.5 關(guān)于在系統(tǒng)編程技術(shù) 1.6 關(guān)于FPGA／CPLD的優(yōu)勢 1.7
2008-06-04 10:24:061682
VHDL的定義和功能VHDL的發(fā)展概況程序編程語言和硬件描述語言的對比引入硬件描述語言對系統(tǒng)進(jìn)
2008-09-03 12:58:4139 網(wǎng)站前臺(tái)功能設(shè)計(jì)與實(shí)現(xiàn)
（1） 了解電子商務(wù)網(wǎng)站前臺(tái)功能設(shè)計(jì)的方法。
（2） 能夠分析網(wǎng)站前臺(tái)的功能構(gòu)成。
（3） 熟悉網(wǎng)上購物的業(yè)務(wù)流程。
2009-04-28 17:00:170 VHDL 語言程序的元素:本章主要內(nèi)容：VHDL語言的對象VHDL語言的數(shù)據(jù)類型VHDL語言的運(yùn)算符VHDL語言的標(biāo)識符VHDL語言的詞法單元
2009-09-28 14:32:2141 本文設(shè)計(jì)了一種在數(shù)字通信系統(tǒng)中的數(shù)字鎖相位同步提取方案，詳細(xì)介紹了本設(shè)計(jì)的位同步提取原理及其各個(gè)組成功能模塊的VHDL語言實(shí)現(xiàn)，并在Quartus II開發(fā)平臺(tái)上仿真驗(yàn)證通過。本
2010-08-06 14:28:0864 用VHDL語言實(shí)現(xiàn)3分頻電路
標(biāo)簽/分類：
眾所周知，分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相
2007-08-21 15:28:165980 手持設(shè)備中的FM功能設(shè)計(jì)與實(shí)現(xiàn)
介紹如何在嵌入式系統(tǒng)中實(shí)現(xiàn)調(diào)頻收音功能，重點(diǎn)闡述NXP公司的FM芯片TEA5760的工作原理、硬軟件設(shè)計(jì)及要點(diǎn)，并給出了測
2009-03-29 15:11:142182 
【摘 要】 通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
2009-05-10 19:47:301437 
用VHDL語言實(shí)現(xiàn)3分頻電路(占空比為2比1)
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖
2009-06-22 07:46:338956 基于VHDL語言的智能撥號報(bào)警器的設(shè)計(jì)
介紹了以EDA技術(shù)作為開發(fā)手段的智能撥號報(bào)警系統(tǒng)的實(shí)現(xiàn)。本系統(tǒng)基于VHDL語言，采用FPGA作為控制核心，實(shí)現(xiàn)了遠(yuǎn)程防盜報(bào)警。該
2009-10-12 19:08:431509 
數(shù)字電壓表的VHDL設(shè)計(jì)與實(shí)現(xiàn)
介紹數(shù)字電壓表的組成及工作原理，論述了基于VHDL語言和FPGA芯片的數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程?！ ￡P(guān)鍵詞：數(shù)字電壓表；VHDL語
2009-10-12 19:14:322145 
采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì)
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起
2010-03-19 11:38:022834 
基于現(xiàn)場可編程(FPGA)技術(shù)和硬件描述語言VHDL的設(shè)計(jì)和綜合，通過自頂向下的設(shè)計(jì)方法和模塊化設(shè)計(jì)思想，在Quartus II環(huán)境下能定制、仿真、下載驗(yàn)證和實(shí)現(xiàn)CPU功能。通過VHDL語言定制了運(yùn)算器ALU模塊和調(diào)用宏模塊定制了RAM模塊，介紹了基于FPGA的CPU設(shè)計(jì)方法，
2011-03-15 17:39:19178 簡要介紹了 VHDL 語言進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)，并詳細(xì)說明了利用VHDL語言設(shè)計(jì)狀態(tài)機(jī)電電路的過程，最后進(jìn)行了仿真，仿真結(jié)果證明該設(shè)計(jì)能夠實(shí)現(xiàn)狀態(tài)機(jī)電路的功能。
2011-07-18 10:31:2084 文章對適用DDR2 SDRAM控制器的結(jié)構(gòu)、接口和時(shí)序進(jìn)行了深入研究與分析，總結(jié)出一些控制器的關(guān)鍵技術(shù)特性，然后采用了自頂向下(TOP-IX)WN)的設(shè)計(jì)方法，用Verilog硬件描述語言實(shí)現(xiàn)控制器，
2011-09-01 16:36:29174 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過
2011-09-27 15:08:56366 用 VHDL /VerilogHD語言開發(fā)PLD/ FPGA 的完整流程為： 1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件 2.功能仿真
2012-05-21 12:58:061687 5 1 系列單片機(jī)中模擬串行口的C 語言實(shí)現(xiàn).pdf
2015-10-29 11:34:194 DSP算法的c語言實(shí)現(xiàn)，又需要的朋友下來看看。
2016-05-09 10:59:260 Xilinx FPGA工程例子源碼：FM收音機(jī)的解碼及控制器VHDL語言實(shí)現(xiàn)
2016-06-07 14:13:4311 PID控制算法的C語言實(shí)現(xiàn)一 PID算法原理
2016-11-05 15:45:140 C++語言實(shí)現(xiàn)火車排序功能
2017-01-05 11:27:102 基于FPGA／CPLD的UART功能設(shè)計(jì)
2017-01-23 20:45:3731 CCD驅(qū)動(dòng) 電路的實(shí)現(xiàn)是CCD應(yīng)用技術(shù)的關(guān)鍵問題。以往大多是采用普通數(shù)字芯片實(shí)現(xiàn)驅(qū)動(dòng)電路，CCD外圍電路復(fù)雜，為了克服以上方法的缺點(diǎn)，利用VHDL硬件描述語言.運(yùn)用FPGA技術(shù)完成驅(qū)動(dòng)時(shí)序電路的實(shí)現(xiàn)
2017-11-24 18:55:512079 
介紹了VHDL語言的特點(diǎn)及優(yōu)勢，表明了EDA技術(shù)的先進(jìn)性，采用自上而下的設(shè)計(jì)思路，運(yùn)用分模塊的設(shè)計(jì)方法設(shè)計(jì)了數(shù)字時(shí)鐘系統(tǒng)，并在QuartusⅡ環(huán)境下進(jìn)行編譯和仿真，完成了24 h計(jì)時(shí)和輔助功能設(shè)計(jì)
2017-11-28 14:55:5613 4個(gè)重要算法C語言實(shí)現(xiàn)源代碼
2018-06-10 08:00:0013 應(yīng)用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)，很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成，從而縮短了系統(tǒng)的開發(fā)時(shí)間，提高了工作效率。本文介紹一種以FPGA為核心，以VHDL為開發(fā)工具的數(shù)字秒表，并給出源程序和仿真結(jié)果。
2019-07-24 08:05:004908 
基于EDA 技術(shù)及VHDL 硬件描述語言， 提出了一種TDMA 數(shù)字頻帶通信系統(tǒng)， 在一片EPF10K10 的FPGA 芯片上完成了位同步、幀同步、A 律壓縮與解壓、FSK 調(diào)制與解調(diào)等系統(tǒng)的大部分功能， 實(shí)現(xiàn)了4 路語音與2路64kB 數(shù)據(jù)全雙工通信。
2018-09-29 16:54:545 VHDL是一種用來描述數(shù)字邏輯系統(tǒng)的“編程語言”。它通過對硬件行為的直接描述來實(shí)現(xiàn)對硬件的物理實(shí)現(xiàn)，代表了當(dāng)今硬件設(shè)計(jì)的發(fā)展方向。VHDL是為了滿足邏輯設(shè)計(jì)過程中的各種需求而設(shè)計(jì)的。
2020-04-23 15:51:033421 
用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工
2020-04-23 15:58:4913146 本文檔的主要內(nèi)容詳細(xì)介紹的是使用Quartus和VHDL語言實(shí)現(xiàn)的LPC時(shí)序的工程文件免費(fèi)下載。
2020-09-18 16:49:0020 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的VHDL語言100個(gè)實(shí)例詳解包括了：第1例帶控制端口的加法器，第2例元控制端口的加法器，第3例乘法器，第4例比較器，第5例二路選擇器，第6例寄存器，第7例
2020-12-21 17:10:5387 本文檔的主要內(nèi)容詳細(xì)介紹的是基于VHDL硬件描述語言實(shí)現(xiàn)CPSK調(diào)制的程序及仿真。
2021-01-19 14:34:1511 本文檔的主要內(nèi)容詳細(xì)介紹的是使用VHDL硬件描述語言實(shí)現(xiàn)基帶信號的MASK調(diào)制的程序與仿真。
2021-01-19 14:34:1713 本文檔的主要內(nèi)容詳細(xì)介紹的是使用VHDL硬件描述語言實(shí)現(xiàn)基帶信號的MFSK調(diào)制的程序與仿真。
2021-01-19 14:34:194 本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用VHDL硬件描述語言實(shí)現(xiàn)基帶信號的MPSK調(diào)制。
2021-01-19 14:34:212 本文檔的主要內(nèi)容詳細(xì)介紹的是使用VHDL硬件描述語言實(shí)現(xiàn)基帶碼發(fā)生器的程序設(shè)計(jì)與仿真免費(fèi)下載。
2021-01-20 13:44:1616 介紹并用VHDL語言實(shí)現(xiàn)了卷積編碼和維特比譯碼。根據(jù)編碼器特征設(shè)計(jì)了一種具有針對性的簡潔的維特比譯碼器結(jié)構(gòu)，
2021-05-12 15:22:413214 
EDA技術(shù)使得電子線路的設(shè)計(jì)人員能在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、時(shí)序測試直至印刷電路板的自動(dòng)設(shè)計(jì)。本文介紹了以 VHDL 語言和硬件電路為表達(dá)方式，以 Quartus II 軟件為設(shè)計(jì)工具，最終通過 FPGA 器件實(shí)現(xiàn)數(shù)字時(shí)鐘的設(shè)計(jì)過程。
2021-05-25 16:28:1040 關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼(通信電源技術(shù)期刊2020年第14期)-關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼。適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
2021-09-16 15:18:0111 累加校驗(yàn)和C語言實(shí)現(xiàn)
2021-11-29 18:06:1110 單片機(jī)實(shí)現(xiàn)24C02存儲(chǔ)上次使用中狀態(tài)的C語言實(shí)例
2022-03-15 14:19:2211 這里我想主要介紹下在C語言中是如何實(shí)現(xiàn)的面向?qū)ο?。知道了C語言實(shí)現(xiàn)面向?qū)ο蟮姆绞?，我們再?lián)想下，C++中的class的運(yùn)行原理是什么？
2022-10-12 09:12:272661 設(shè)備的計(jì)劃運(yùn)行時(shí)間來自于設(shè)備的班次模式，“生產(chǎn)日歷“模塊描述設(shè)備的計(jì)劃作息時(shí)間。關(guān)于“生產(chǎn)日歷”的功能設(shè)計(jì)和實(shí)現(xiàn)，請參閱前文“MES工單管理功能設(shè)計(jì)和實(shí)現(xiàn)”中關(guān)于“工廠建?！?b class="flag-6" style="color: red">中的詳細(xì)描述，其功能完全相同，此處不再贅述。
2023-05-25 15:21:192323 
本文介紹利用VHDL語言實(shí)現(xiàn)FPGA與單片機(jī)的串口異步通信電路。
2023-08-03 15:45:371950 
在這個(gè)項(xiàng)目中，我們用 VHDL 語言創(chuàng)建一個(gè) 8 位算術(shù)邏輯單元 (ALU)，并在連接到帶有輸入開關(guān)和 LED 顯示屏的定制 PCB 的 Altera CPLD 開發(fā)板上運(yùn)行。
2023-10-24 17:05:573501 
電子發(fā)燒友網(wǎng)站提供《基于VHDL語言實(shí)現(xiàn)遠(yuǎn)程防盜報(bào)警設(shè)計(jì).pdf》資料免費(fèi)下載
2023-11-08 14:33:110 功能，從而實(shí)現(xiàn)對數(shù)字電路的高效定制。FPGA語言主要包括VHDL（VHSIC Hardware Description Language）和Verilog等，這些語言具有強(qiáng)大的描述能力，能夠精確地定義硬件的每一個(gè)細(xì)節(jié)，從而實(shí)現(xiàn)復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。
2024-03-15 14:50:261909 電子發(fā)燒友網(wǎng)站提供《C語言實(shí)現(xiàn)Web參數(shù)傳遞.docx》資料免費(fèi)下載
2024-03-24 09:14:542 使用C語言實(shí)現(xiàn)的CRC計(jì)算單元的例子
2024-05-16 16:16:222070
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