vhdl語言的操作符

　　VHDL提供了多種預(yù)定義的運(yùn)算操作符：

　　1.賦值運(yùn)來算符：賦值運(yùn)算符用來給信號、變量和常數(shù)賦值。

　　2.邏輯操作符：邏輯運(yùn)算的操作數(shù)必須是BIT，STD_LOGIC或STD_ULOGIC類型源的數(shù)據(jù)（或者是這些數(shù)據(jù)類型的擴(kuò)展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR）。

　　3.算術(shù)操作符：用來執(zhí)行算知術(shù)運(yùn)算操作。操作數(shù)可以是INTEGER，SIGNED，UNSIGNED或REAL數(shù)據(jù)類型，其中REAL類型是不可綜合的。如果聲明了ieee庫中的包集std_logic_signed和std_logic_unsigned，即可對STD_LOGIC_VECTOR類型的數(shù)據(jù)進(jìn)行加法和減法運(yùn)算。

　　4.關(guān)系操作符： 操作數(shù)必須是BIT， BIT_VECTOR， INTEGER。

　　5.并置操作符 ： 并置運(yùn)算符用于位和位矢量道的拼接，其操作數(shù)可以是支持邏輯運(yùn)算的任何數(shù)據(jù)。

　　vhdl語言有什么用

　　VHDL（高速集成電路硬件描述語言）是為了給數(shù)字電路的描述與模擬提供一個基本的標(biāo)準(zhǔn)。VHDL語言作為高級硬件行為描述型語言，如今已經(jīng)廣泛被應(yīng)用到FPGA/CPLD和ASIC中的設(shè)計。

　　VHDL是一種用來描述數(shù)字邏輯系統(tǒng)的“編程語言”。它通過對硬件行為的直接描述來實現(xiàn)對硬件的物理實現(xiàn)，代表了當(dāng)今硬件設(shè)計的發(fā)展方向。VHDL是為了滿足邏輯設(shè)計過程中的各種需求而設(shè)計的。

　　第一，它是可以用來描述邏輯設(shè)計的結(jié)構(gòu)，比如邏輯設(shè)計中有多少個子邏輯，而這些子邏輯又是如何連接的。除此之外，VHDL并不十分關(guān)心一個具體邏輯依靠何種方式實現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。

　　第二，VHDL采用類似高級語言的語句格式完成對硬件行為的描述，具備更強(qiáng)的模塊化能力，并擁有良好的可讀性以及程序的移植性。另外，VHDL淡化狀態(tài)機(jī)，與或表達(dá)式等早一代硬件描述語言中的元素，用更類似于高級語言的表達(dá)式取代。這些也是為什么把VHDL稱為“編程語言”的原因。

　　第三，VHDL給出邏輯的模擬與調(diào)試為設(shè)計工作提供了最大的空間。VHDL調(diào)試的過程是相當(dāng)靈活的：一方面可以使用傳統(tǒng)的調(diào)試方法，比如適用傳統(tǒng)的波形激勵或編寫測試向量；另一方面，可以使用一些VHDL原碼調(diào)試器，這類調(diào)試器可以大大加快VHDL程序調(diào)試的速度，因為它可以像調(diào)試軟件一樣單步跟蹤調(diào)試每一條語句，并且可以設(shè)置斷點，觀察內(nèi)部變量等。這些功能是傳統(tǒng)的調(diào)試仿真方法所不具備的。這種調(diào)試器比較著名的有Aldec的Active-HDL。擁有高效率的生成代碼，能夠節(jié)省大量的資源。甚至不必編寫任何測試向量便可以進(jìn)行源代碼級的調(diào)試。而且，設(shè)計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣而不需做任何實際的電路實驗。

　　鑒于VHDL具有以上諸多優(yōu)點，只要開發(fā)者具備一定的高級語言程序設(shè)計基礎(chǔ)，擁有Pascal、C等計算機(jī)高級語言的基礎(chǔ)，同時又了解一些基本數(shù)字電路的設(shè)計方法，在此基礎(chǔ)上來學(xué)習(xí)VHDL程序設(shè)計應(yīng)該是比較容易的，可以輕松地掌握VHDL使硬件工作軟件化?，F(xiàn)代電子系統(tǒng)設(shè)計人員應(yīng)該把VHDL語言作為一種基礎(chǔ)知識來學(xué)習(xí)，并要求能夠熟練地使用EDA的設(shè)計工具。

　　小編推薦閱讀：

　　vhdl語言怎么仿真_vhdl語言的基本結(jié)構(gòu)

　　什么是vhdl語言_簡述vhdl語言的特點