隨著測試環(huán)境越來越復(fù)雜，需要采集的參數(shù)種類越來越多，要求采集系統(tǒng)連續(xù)采集各種傳感器輸出的模擬信號，而目前常用的固態(tài)存儲器件FLASH的寫入速率比較低。本文提出一種基于FPGA（現(xiàn)場可編程門陣列）片上集成的高速FIFO實現(xiàn)采集數(shù)據(jù)的高速緩存并通過對高速FIFO的讀寫操作實現(xiàn)總線同步數(shù)據(jù)傳輸，提高數(shù)據(jù)的傳輸速率。

引言

高速數(shù)據(jù)采集系統(tǒng)目前已在雷達、聲納、遙測、動態(tài)測試等領(lǐng)域得到廣泛應(yīng)用。它的關(guān)鍵技術(shù)是高速ADC技術(shù)、數(shù)據(jù)存儲與傳輸技術(shù)。目前各種測試環(huán)境越來越復(fù)雜，需要采集的環(huán)境參數(shù)及被測體各種動態(tài)參數(shù)的數(shù)目越來越多，多路信號的采集過程是實時的、連續(xù)的，因此，需要將待測參數(shù)實時、準確地存儲下來[1]。此外，由于ADC芯片輸出采樣數(shù)據(jù)流的速率很高，需要大容量存儲單元對采集數(shù)據(jù)進行存儲。而目前常用的存儲介質(zhì)FLASH 的數(shù)據(jù)寫入速度相對較低。因此，在數(shù)據(jù)的多通道采集及大容量存儲模塊之間加入高速緩沖存儲器能夠解決數(shù)據(jù)的緩存及速度匹配問題。

1 高速緩存的實現(xiàn)

通常，高速緩存的實現(xiàn)有四種方法[2-3]：

第一種是FIFO（先進先出）方式。FIFO具有兩套數(shù)據(jù)線而無地址線，可在一端進行寫操作，另一端進行讀操作，數(shù)據(jù)進行順序傳輸，因而能夠達到很高的傳輸速度和效率，且由于省去了地址線而有利于PCB板的布線和硬件電路設(shè)計。缺點是只能順序讀寫數(shù)據(jù)，且輸入與輸出數(shù)據(jù)總線寬度相等，不能滿足采集或存儲模塊與控制模塊數(shù)據(jù)總線帶寬不等的應(yīng)用場合，兩套數(shù)據(jù)線會占用控制器件大量I/O端口。

第二種是雙口RAM方式。雙口RAM具有兩套獨立的數(shù)據(jù)、地址和控制總線，因而可從兩個端口同時讀寫而互不干擾。雙口RAM也能達到很高的傳輸速度，并且具有隨機存取的優(yōu)點。缺點是采用雙口RAM需要占用大量的控制器件的I/O端口，并且高速雙口RAM價格昂貴。

第三種是由高速SRAM或DRAM及相應(yīng)的控制邏輯組成的緩存器。這種緩存器具有數(shù)據(jù)、地址和控制總線。優(yōu)點是可隨機存取，同時較大容量的SRAM和DRAM容易得到且價格適中，缺點是切換控制電路比較復(fù)雜。

第四種是采用VHDL硬件描述語言，充分利用Xilinx公司SpartanⅡ系列FPGA的系統(tǒng)資源，設(shè)計實現(xiàn)了一種片上集成的高速同步FIFO，它不僅提供了數(shù)據(jù)緩沖，而且通過對高速緩存的讀寫操作能夠?qū)崿F(xiàn)總線接口兩端的數(shù)據(jù)同步傳輸，提高數(shù)據(jù)傳輸效率。

綜合考慮以上四種高速緩存的實現(xiàn)方案的性能、成本和實現(xiàn)復(fù)雜度，筆者選用第四種方案。系統(tǒng)組成原理框圖如圖1所示。

圖1 采集系統(tǒng)組成原理框圖

筆者設(shè)計的采集系統(tǒng)能夠采集64通道模擬信號，采集數(shù)據(jù)經(jīng)過系統(tǒng)內(nèi)部總線高速背板總線傳輸?shù)酱鎯ζ髂K。采集單元將轉(zhuǎn)換數(shù)據(jù)寫入高速緩存中，由控制器件將數(shù)據(jù)以高速速率寫入總線。其中ADC是一個8位精度、20MSPS采樣速率模數(shù)轉(zhuǎn)換器。由于A/D連續(xù)采樣數(shù)據(jù)，若控制器件一直處于連續(xù)讀數(shù)狀態(tài)，這將占用其大部分的處理時間，增加功耗。因此最好的方法是采用高速緩存來存儲采樣數(shù)據(jù)，再集中傳輸一批數(shù)據(jù)，從而可以成倍提高系統(tǒng)內(nèi)總線數(shù)據(jù)流通速率。

系統(tǒng)中采用容量比較大的FPGA，利用VHDL硬件描述語言完成數(shù)據(jù)的高速讀寫和對ADC采集模塊的控制操作。為保證設(shè)計的硬件系統(tǒng)體積盡可能小，因此在不增加系統(tǒng)的硬件負擔(dān)的前提下，利用FPGA實現(xiàn)片上集成高速同步緩沖存儲器。這種實現(xiàn)方法可以使采集系統(tǒng)靈活、簡單、方便，具有很強的可擴展性，可根據(jù)需要設(shè)計為不同數(shù)據(jù)寬度、不同容量的數(shù)字系統(tǒng)，接口電路簡潔且不占用系統(tǒng)地址資源，系統(tǒng)移植或升級換代方便，而且控制簡單，易于實現(xiàn)。

2 FPGA實現(xiàn)片上集成高速FIFO

2.1 FIFO結(jié)構(gòu)設(shè)計

本設(shè)計中選用的控制器件FPGA為Xilinx公司Spartan-ⅡE系列XC2S100E，共有10個Block RAM，每個Block RAM的存儲容量為4096-bit同步雙口RAM[57]。每個端口都有獨立的控制信號，并且每個端口的數(shù)據(jù)總線寬度可以獨立配置。Block RAM可以用作FPGA片上和片外緩沖的FIFO，高速并行訪問的緩沖存儲器和總線寬度轉(zhuǎn)換器等[4]。

ADC采集單元進入的數(shù)據(jù)是8位，為了使記錄器內(nèi)數(shù)據(jù)傳輸速度加快，背板數(shù)據(jù)總線寬度為16位。因此設(shè)計中采用把4個雙口RAM RAMB4_S4_S4并行連接構(gòu)成16位數(shù)據(jù)寬度，1K深度的高速FIFO，如圖2所示。ADC采集模塊通過數(shù)據(jù)寬度轉(zhuǎn)換模塊將8位數(shù)據(jù)先經(jīng)過FPGA內(nèi)部數(shù)據(jù)寬度轉(zhuǎn)換模塊將輸入的8位數(shù)據(jù)組合成16位數(shù)據(jù)。寫入高速FIFO中。由于64路采集卡采樣率為20Mbps，而集成FIFO讀時鐘的頻率為30MHz。因此數(shù)據(jù)寫入總線速率能達到60Mbyte/s。集成FIFO容量為16Kbit，每采集10us傳感器信號，系統(tǒng)主控模塊通過總線請求信號REQ授予該采集卡4us總線使用權(quán)，將緩存中的數(shù)據(jù)寫入總線，然后存儲到存儲器陣列中。能夠保證采集數(shù)據(jù)不會溢出。

圖2 FPGA集成1K深度非對成同步FIFO

本設(shè)計中用讀地址和寫地址相減結(jié)果來判斷FIFO 的存儲狀態(tài)。當讀寫地址的差值不相同時，說明FIFO內(nèi)有數(shù)據(jù)，如果地址差為±1024說明FIFO已寫滿，如果差值小于±1024說明FIFO未滿。當讀寫地址的差值相同時，說明FIFO內(nèi)沒有數(shù)據(jù)為空狀態(tài)。程序如下所示：

offset <= "0000000000" when(f_addrd = f_addwr)

else (f_addwr - f_addrd) when(f_addwr > f_addrd)

else (1023 + f_addwr - f_addrd);

2.2 同步數(shù)據(jù)傳輸時序設(shè)計

同步數(shù)據(jù)傳輸是指時鐘選通信號CLK由驅(qū)動芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送。在同步數(shù)據(jù)收發(fā)中，數(shù)據(jù)信號同時鐘選通信號一起發(fā)向接收端。選通信號用于接收端鎖存數(shù)據(jù)信號。如圖3所示。

圖3 源同步數(shù)據(jù)傳輸

與現(xiàn)有技術(shù)（常用并行總線傳輸技術(shù)）相比，本設(shè)計所采用源同步數(shù)據(jù)傳輸方法最大的優(yōu)點是提高了總線數(shù)據(jù)傳輸速度的最大值，放棄了常用并行總線傳輸時序中由數(shù)據(jù)接收端發(fā)出的控制信號對總線數(shù)據(jù)傳輸操作進行同步的方法，而是使得數(shù)據(jù)同步信號和數(shù)據(jù)信號由數(shù)據(jù)源端總線接口同步發(fā)出，二者的傳輸路徑、方向、走線長度都基本相同。二者之間的傳輸時間差異僅為板卡（或芯片）的傳輸抖動，按照目前器件水平，二者之間的延遲可以控制在1ns量級。基本可以滿足這兩個信號（數(shù)據(jù)同步信號和數(shù)據(jù)信號）同時到達數(shù)據(jù)接收端板卡接口的要求，實現(xiàn)總線上的高速數(shù)據(jù)傳輸。

對片上集成高速FIFO的讀寫操作采取分時進行，當啟動采集信號有效時，將采集數(shù)據(jù)寫入高速緩存中，直至停止采集。當總線授予該采集單元使用權(quán)后，進行高速緩存的讀數(shù)操作，將數(shù)據(jù)寫入總線?？刂破骷Ω咚貴IFO的讀控制時序如圖4所示。

圖4 高速FIFO的讀操作時序

當系統(tǒng)主控模塊授予該采集單元總線使用權(quán)后，即REQ=’0’,由主控模塊寫入總線標識位146F、146F，寫入當前采集單元的16位卡地址和32位幀計數(shù)。此時，判斷高速緩存FIFO中是否有數(shù)據(jù)，如果有，進行讀數(shù)操作；若沒有，則等待。當高速緩存FIFO中有數(shù)據(jù)（fifone=’0’）時，為提高總線寫入速度，在寫入數(shù)據(jù)的同時，讀出FIFO中的下一個數(shù)。因此寫入總線第一個數(shù)據(jù)為無效數(shù)據(jù)。隨后依次寫入AD編碼數(shù)據(jù)。當主控模塊收回總線使用權(quán)，采集單元控制邏輯保證將當前數(shù)據(jù)正確寫入存儲器總線接口電路，總線寫信號buswr置為弱上拉，數(shù)據(jù)總線置為高阻態(tài)。FIFO數(shù)據(jù)寫入總線部分程序如下所示。

when st15=>

if f_rq='0' then

if offset<5 then

s_state<=st15;

else ----FIFO中數(shù)據(jù)不空

f_addrb<=f_addrb+1;

f_memwr<='0';

f_fiford<='0';

f_memd<=f_fifod; ----寫入數(shù)據(jù)到總線

s_state<=st16;

end if;

else

s_state<=st17;

end if;

when st16=>

f_memwr<='1';

f_fiford<='1';

s_state<=st15;

3 結(jié)論

基于目前采集參數(shù)多樣化，系統(tǒng)硬件體積小型化的發(fā)展趨勢，本文針對自己設(shè)計的多通道數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計中，提出了利用所選FPGA器件的特點，選擇了資源占用最少、效率較高的片上集成高速緩存，解決了高速數(shù)據(jù)采集通道多、數(shù)據(jù)量大、實時性高的問題。并且通過對高速FIFO的讀寫操作實現(xiàn)總線同步數(shù)據(jù)傳輸?shù)姆椒ㄌ岣邤?shù)據(jù)傳輸速率。該采集系統(tǒng)已通過項目驗收，已實現(xiàn)社會經(jīng)濟效益達100萬。并且通過使用泰克示波器TDS3054B測量系統(tǒng)內(nèi)總線寫同步信號頻率為30MHz/s，即系統(tǒng)內(nèi)總線數(shù)據(jù)傳輸速率能夠達到60MByte/s。