賽靈思的7系列FPGA和Zynq器件創(chuàng)造性地在片上集成了模數(shù)轉(zhuǎn)換器和相關(guān)的片上傳感器（內(nèi)置溫度傳感器和功耗傳感器），這是相比賽靈思前一代產(chǎn)品來(lái)新增加的特性，可在系統(tǒng)設(shè)計(jì)中免去外置的ADC器件，有力地提高了系統(tǒng)的集成度。本文就這一新模塊的使用進(jìn)行簡(jiǎn)單介紹，希望對(duì)大家有所幫助，當(dāng)然如有不當(dāng)之處還請(qǐng)高手指正，以免誤導(dǎo)大家，歡迎大家補(bǔ)充。

2．XADC模塊介紹

2.1 XADC模塊概述

Zynq器件XADC模塊包括2個(gè)12比特1 MIPS的模數(shù)轉(zhuǎn)換器和相關(guān)的片上傳感器，模數(shù)轉(zhuǎn)換器能為系統(tǒng)應(yīng)用提供通用目的的高精度的模擬接口，下圖是XADC模塊的框圖：
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XADC模塊支持不同的操作模式，如外步觸發(fā)同步采樣模式；可接受不同類型的模擬輸入信號(hào)，如單端或差分信號(hào)；最多能接受17路外部的模擬輸入信號(hào)。XADC模塊也包括一定數(shù)量的片上傳感器用來(lái)測(cè)量片上的供電電壓和芯片溫度，這些測(cè)量轉(zhuǎn)換數(shù)據(jù)存儲(chǔ)在一個(gè)叫狀態(tài)寄存器（status registers）的專用寄存器內(nèi)，可由FPGA內(nèi)部叫動(dòng)態(tài)配置端口（Dynamic

Reconfiguration Port (DRP)）的16位的同步讀寫端口訪問(wèn)。ADC轉(zhuǎn)換數(shù)據(jù)也可以由JTAG TAP訪問(wèn)，這種情況下并不需要去直接例化XADC模塊，因?yàn)檫@是一個(gè)已經(jīng)存在于FPGA JTAG結(jié)構(gòu)的專用接口，此時(shí)因?yàn)闆](méi)有在設(shè)計(jì)中直接例化XADC模塊，XADC模塊就工作在一種預(yù)先定義好的模式叫缺省模式，缺省模式下XADC模塊專用于監(jiān)視芯片上的供電電壓和芯片溫度。XADC模塊的操作模式是由用戶通過(guò)DRP或JTAG接口寫控制寄存器來(lái)選擇的，控制寄存器的初始值有可能在設(shè)計(jì)中例化XADC模塊時(shí)的塊屬性（block attributes）指定。

2.2 XADC模塊管腳需求

所有的XADC模塊專用管腳都位于bank0, 所以都加有_0的后綴。下圖表示了XADC的基本輸入輸出需求：

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這有兩種推薦配置：圖中左邊XADC由Vccaux(1.8V)供電，并且用一個(gè)外部的1.25V參考源。用外部參考源在精度和熱飄移方面可以獲得更好的性能，一個(gè)磁珠用隔離模擬地和數(shù)字地，這可避免較常用的模擬和數(shù)字電路共地而把噪聲帶入模擬電路的缺點(diǎn)；圖中右邊XADC是用片內(nèi)的參考源，這時(shí)VREFP腳必須按圖中所示連接到地。

下表列出了XADC相關(guān)的引腳和連接：
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注：XADC模塊有一專用的支持差分輸入的模擬通道輸入引腳(VP/VN)，另外還最多有16個(gè)輔助的模擬通道輸入引腳（ADxP or ADxN，x為0到15）,Kintex-7不支持輔助通道6，7，13，14，15。Zynq-7000 AP SoC器件由于封裝不通可能不會(huì)支持所有的輔助通道，具體要查詢封裝文件。

3．基本使用方法

3.1 XADC模塊的操作模式

最基本的操作模式叫缺省模式，缺省模式下XADC模塊專用于監(jiān)視芯片上的供電電壓和芯片溫度，這時(shí)XADC模塊并不需要用戶對(duì)其進(jìn)行配置。

另外一個(gè)為同步采樣模式，按預(yù)定的步驟順序采樣兩個(gè)外部的模擬輸入信號(hào)，并把采樣結(jié)果存儲(chǔ)在狀態(tài)寄存器內(nèi)。

單通道模式，在這種模式下，用戶必須通過(guò)寫控制寄存器40H的CH4到CH0比特來(lái)選擇一個(gè)要采樣的通道。另外控制寄存器40H的BU(analog input mode)和ACQ（settling time）兩個(gè)參數(shù)也必須設(shè)置。

獨(dú)立ADC模式，在這種模式下，ADC A是固定用來(lái)實(shí)現(xiàn)一個(gè)類似于缺省模式的“監(jiān)控模式”，報(bào)警輸出功能是有效的，用戶必須設(shè)置正確的報(bào)警門限；ADC B只能用來(lái)測(cè)量外部的模擬輸入。

Single Pass模式，在這種模式下，按用戶選擇的采樣順序序列順序采樣一遍后停止ADC。

采樣順序序列是由用戶寫序列通道選擇寄存器48H和49H來(lái)設(shè)定的。

Continuous Sequence連續(xù)序列模式，這種模式和Single Pass模式很相似，區(qū)別是采樣完一遍后系統(tǒng)自動(dòng)重新開(kāi)始序列采樣，故為連續(xù)采樣。

模式選擇是由控制寄存器41H的SEQ3到SEQ0比特決定，具體如下圖示：
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3.2 XADC primitive

XADC模塊的使用方法，一是直接用FPGA JTAG專用接口訪問(wèn)，這時(shí)XADC模塊工作在缺省模式；二是在設(shè)計(jì)中例化XADC模塊，這是可以通過(guò)FPGA邏輯或ZYNQ器件的PS到ADC模塊的專用接口訪問(wèn)。例化XADC模塊有兩種基本形式：一是ISE和PlanAhead環(huán)境下LogiCOREIP核的形式調(diào)用，二是EDK環(huán)境下對(duì)LogiCOREIP核的調(diào)用。這兩種調(diào)用方法相信對(duì)使用過(guò)XILINX產(chǎn)品的朋友來(lái)說(shuō)操作界面與步驟都很熟悉，這里就不贅述了，主要是想說(shuō)明下XADC模塊原語(yǔ)，以期對(duì)這模塊有個(gè)基本的了解。下圖是XADC模塊的輸入與輸出端口的示意圖：
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各引腳功能描述如下：

XADC可配置的屬性如下圖示（等效于配置相應(yīng)的寄存器）：

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4．PCB要點(diǎn)

模數(shù)轉(zhuǎn)換器所能獲得的精度和PCB設(shè)計(jì)關(guān)系很大，因?yàn)槟?shù)轉(zhuǎn)換器是敏感的部件，它的模擬接口容易受到噪聲的影響，下面就PCB設(shè)計(jì)時(shí)要注意的地方做一簡(jiǎn)單介紹。

1). 典型應(yīng)用中VREFP 和 VREFN外接1.25V參考電壓，電壓精度為± 0.2%，并且在PCB上要盡可能的靠近VREFP 和 VREFN引腳，并且按電源IC要求使用合適的去耦電容。

2). 如果使用片內(nèi)的參考電壓，VREFP 和 VREFN引腳要通過(guò)一磁珠連到模擬地，以去除高頻干擾。

上面兩種情況的電源連接情況如下圖示：
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注意隔離數(shù)字電源和模擬電源的磁珠應(yīng)使噪聲對(duì)模擬電源供應(yīng)的波動(dòng)小于1 LSB (250 uV)，這在用12比特測(cè)量時(shí)可以最小化噪聲對(duì)精度的影響。作為一個(gè)通用原則，模擬地和數(shù)字地要分開(kāi)，以減少噪聲從地平面耦合過(guò)來(lái)的影響。

3). 盡量在每個(gè)引腳放一個(gè)100nF的去耦電容，PCB上盡量靠近引腳。

4). 外接1.25V參考電壓接VREFP 和 VREFN引腳時(shí)，PCB上應(yīng)該用緊密耦合的差分對(duì)形式布線，它們應(yīng)該走線在同一層，使用最小間隔，可以用模擬電源和模擬地來(lái)隔離保護(hù)它。

5). 外部模擬輸入引腳采用差分輸入形式可以有效地去除共模噪聲，兩個(gè)差分輸入應(yīng)該按緊密耦合的差分對(duì)形式布線，使用最小間隔，推薦在輸入端應(yīng)該放置抗混疊濾波器，這個(gè)抗混疊濾波器應(yīng)該盡可能地靠近FPGA。

5．參考文獻(xiàn)：

以上介紹拋磚引玉掛一漏萬(wàn)地，詳細(xì)的說(shuō)明還需要大家認(rèn)真閱讀XILINX官方出的原始文檔，下面列出這些主要的參考文獻(xiàn)供大家進(jìn)一步學(xué)習(xí)研究：

[1].Xilinx UG480: 7 Series FPGAs and Zynq-7000 AllProgrammable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter User Guide

[2].Xilinx UG772: LogiCORE IP XADC Wizard User Guide

[3].Xilinx PG019: LogiCORE IP AXI XADC (v1.00.a) Product Guide

[4]. Xilinx UG585:Zynq-7000 All ProgrammableSoC Technical Reference Manual

[5].Xilinx XAPP554: XADC Layout Guidelines