關(guān)鍵詞： FPGA , 動(dòng)態(tài)掃描

　　

　　測(cè)試平臺(tái)設(shè)計(jì)
　　本實(shí)驗(yàn)主要對(duì)數(shù)碼管驅(qū)動(dòng)引腳的狀態(tài)與預(yù)期進(jìn)行比較和分析，通過仿真，驗(yàn)證設(shè)計(jì)的正確性和合理性。數(shù)碼管驅(qū)動(dòng)模塊的testbench如下所示：
　　`timescale 1ns/1ns
　　module DIG_LED_DRIVE_tb;
　　reg [23:0]data;
　　reg clk;
　　reg rst_n;
　　wire [7:0]seg;
　　wire [2:0]sel;
　　DIG_LED_DRIVE DIG_LED_DRIVE_inst1(
　　.Data(data),
　　.Clk(clk),
　　.Rst_n(rst_n),
　　.Dig_Led_seg(seg),
　　.Dig_Led_sel(sel)
　　);
　　initial begin
　　data = 0;
　　clk = 1;
　　rst_n = 0;
　　#200;
　　rst_n = 1;
　　data = 24'h012345;
　　#10000;
　　data = 24'h518918;
　　#10000;
　　data = 24'h543210;
　　#10000;
　　$stop;
　　end
　　always #10 clk = ~clk;
　　endmodule
　　每隔一段時(shí)間，更換數(shù)碼管的Data輸入數(shù)據(jù)，觀察數(shù)碼管的輸出是否正確。
　　仿真分析
　　具體的仿真結(jié)果小梅哥就不一一給大家分析了，讀者只需要對(duì)著圖和代碼中的編碼比較，便能獲知設(shè)計(jì)的正確性。
　　下板驗(yàn)證
　　手頭暫無開發(fā)板，板級(jí)驗(yàn)證略。
　　過段時(shí)間等小梅哥有了自己的開發(fā)板，再來補(bǔ)上板級(jí)驗(yàn)證結(jié)果。