對可編程系統(tǒng)級芯片（SoPC）的開發(fā)而言，僅僅依靠可編程器件（PLD）在規(guī)模和速度方面的進(jìn)步，依靠使用方便的嵌入式處理器內(nèi)核，以及依靠其他的IP內(nèi)核本身是不夠的。通過解決系統(tǒng)級的復(fù)雜問題，使PLD技術(shù)在產(chǎn)品面市時間方面帶來好處，需要一種清晰的系統(tǒng)層次的構(gòu)造方法。

　　過去， PLD的用戶喜愛MAX+PLUS II的集成化特點(diǎn)（一個完全集成的設(shè)計實(shí)體，包括設(shè)計輸入、綜合、仿真、布局布線和時序分析），今天，同樣還是那些用戶，卻要求最佳的綜合工具、最佳的仿真工具和最佳的時序分析工具。PLD布局布線工具必須以某種方式滿足這些不斷變化的要求，這種方式使得整個設(shè)計方法在方向上更加以專用集成電路（ASIC）為中心。如果這種新的PLD設(shè)計方法正確地構(gòu)造出來，它將比ASIC技術(shù)更快地促進(jìn)IP內(nèi)核的應(yīng)用，并且，支持只有可編程技術(shù)才能提供的靈活性和定制能力。

　　現(xiàn)在，在高密度器件中使用IP內(nèi)核已經(jīng)是非常普遍的做法。盡管用戶使用總線接口功能（如 66 MHz的PCI總線）和DSP功能（如FIR濾波器）已經(jīng)有幾年的時間，IP內(nèi)核的應(yīng)用最近又出現(xiàn)了三個基本的變化。首先是現(xiàn)在的專用編程器具有強(qiáng)大的功能和靈活性。例如，新的FIR編譯器包含了一個支持4比特到32比特系數(shù)精度的內(nèi)置系數(shù)生成器，可以設(shè)計任何抽頭數(shù)目的濾波器。該編譯器還支持樣點(diǎn)的等間隔舍入、內(nèi)插以及串行和并行的算法結(jié)構(gòu)選項(xiàng)，從而使用戶可以按照自己的性能和布局面積要求優(yōu)化濾波器，并且，可以容易地修改和重新評價濾波器以滿足系統(tǒng)的要求。

　　在強(qiáng)化設(shè)計方法方面采取的第二個重要變化就是現(xiàn)在已有的對各種工業(yè)標(biāo)準(zhǔn)開發(fā)工具的接口。例如， 現(xiàn)在的FIR 編譯器還能夠產(chǎn)生MATLAB、Simulink、VHDL和Verilog HDL 格式的仿真模型，從而與上述各種強(qiáng)大的工具更緊密地連接起來。類似的支持Reed-Solomon糾錯算法等DSP應(yīng)用的應(yīng)用編譯器也正在開發(fā)過程中。

　　與IP內(nèi)核的應(yīng)用有關(guān)的第三個重大變化是專門為PLD優(yōu)化的嵌入式處理器的出現(xiàn)。只有使用了高性能的處理器， SoPC設(shè)計能力的潛力才真正成為可能。在一個理想的開發(fā)環(huán)境中，設(shè)計者將只是簡單地編寫出體現(xiàn)系統(tǒng)規(guī)范的C代碼，然后，足夠智能化的開發(fā)工具將在嵌入式處理器中劃分某些算法，并將其余的算法綜合到可編程邏輯中去。然而，遺憾的是，現(xiàn)有的工具還沒有達(dá)到如此高級的水平，而在PLD中集成嵌入式處理器會將增加設(shè)計的復(fù)雜性。新的開發(fā)方法必須解決建模、處理器集成和PLD的設(shè)計輸入等問題，并且，能夠智能化地開發(fā)各種總線接口來優(yōu)化系統(tǒng)性能。

　　為了優(yōu)化系統(tǒng)級的解決方案，開發(fā)工具必須就處理器內(nèi)核如何與存儲器、外設(shè)I/O模塊相互作用提供精確和完整的模型。利用硬核處理器進(jìn)行設(shè)計，通常需要一個描述特定的系統(tǒng)總線操作的處理器總線功能模塊，一定的時序關(guān)系，以及設(shè)計內(nèi)部處理器模塊與其他模塊的接口。使用軟核處理器，則需要正確的行為模型來證實(shí)PLD內(nèi)部的具體實(shí)現(xiàn)滿足處理器子系統(tǒng)的時序規(guī)范。整個SoPC的設(shè)計過程必須支持對VHDL或者Verilog仿真、行為仿真以及VHDL和Verilog 測試工具。