保證嵌入式處理器在PLD中成功應(yīng)用的關(guān)鍵是開(kāi)發(fā)一種直觀的方法，用來(lái)選擇一個(gè)指定的處理器，選擇所有適用的外設(shè)功能和外部存儲(chǔ)器控制器，以及定義存儲(chǔ)器映象圖。開(kāi)發(fā)工具SoPC Builder使用設(shè)計(jì)者熟悉的MegaWizard插件完成全部適用選項(xiàng)的選擇。

　　外設(shè)和存儲(chǔ)器映象選定后，處理器C代碼的生成、實(shí)時(shí)操作系統(tǒng)（RTOS）的選擇以及外設(shè)驅(qū)動(dòng)程序的設(shè)計(jì)也非常關(guān)鍵。對(duì)PLD編程需要用一個(gè)集成了嵌入式處理器初始化代碼和傳統(tǒng)的PLD初始化文件的器件文件。將這些文件集成到一個(gè)連貫的過(guò)程中，才能實(shí)現(xiàn)成功的編程。

　　設(shè)計(jì)方法中采用的IP內(nèi)核會(huì)不斷變化，在很多其他的設(shè)計(jì)方式中，設(shè)計(jì)方法與現(xiàn)有的ASIC方法緊密結(jié)合，而用戶正在要求將從前只與ASIC設(shè)計(jì)有關(guān)的工具應(yīng)用到PLD設(shè)計(jì)中。去年，功能和時(shí)序仿真對(duì)大多數(shù)PLD用戶還是足夠的，但是現(xiàn)在用戶卻在期望使用行為仿真工具優(yōu)化設(shè)計(jì)過(guò)程。為了滿足這一需求，Altera在其所有開(kāi)發(fā)工具的應(yīng)用中包含了利用建模技術(shù)實(shí)現(xiàn)的行為仿真功能。這些開(kāi)發(fā)工具還提供了測(cè)試功能以加速仿真的過(guò)程。

　　現(xiàn)在，基于仿真向量文件的功率估計(jì)工具也已問(wèn)世。這些工具使用仿真向量文件來(lái)代表實(shí)際的器件操作，以此來(lái)模擬可編程器件（PLD）的功耗，精度比按照設(shè)計(jì)規(guī)模、時(shí)鐘速率和節(jié)點(diǎn)切換速率來(lái)估計(jì)功耗的上一代設(shè)計(jì)工具高得多。用戶還期望用基于最小時(shí)序的時(shí)序仿真來(lái)補(bǔ)充基于典型延遲的時(shí)序仿真，從而證實(shí)其設(shè)計(jì)將在所有的操作條件下正常工作。

　　通常，設(shè)計(jì)方法發(fā)生變化或者是因?yàn)樾碌墓ぞ咛岣吡讼到y(tǒng)性能，或者是因?yàn)樗鼈儙?lái)的生產(chǎn)效率的提高，縮短了設(shè)計(jì)周期?；贑代碼的設(shè)計(jì)和行為綜合工具能夠縮短設(shè)計(jì)周期。

　　今天，對(duì)這些提高生產(chǎn)效率的工具的挑戰(zhàn)在于：對(duì)于現(xiàn)有的HDL方法，從更高層次的抽象能否產(chǎn)生具有比較性的性能？在ASIC技術(shù)能夠獲得高得多性能的應(yīng)用場(chǎng)合，PLD的用戶通常想充分利用器件的性能。 只有當(dāng)這些提高生產(chǎn)效率的工具以提供最優(yōu)性能的方式解決這種抽象的性能折中時(shí)，它們才會(huì)有實(shí)用價(jià)值。當(dāng)且僅當(dāng)它們真正可行的時(shí)候， PLD的形式驗(yàn)證才是可行的。

　　目前，盡管PLD開(kāi)發(fā)工具的性能已經(jīng)大為提高，人們?nèi)匀辉诔掷m(xù)努力。智能邏輯布局和時(shí)序驅(qū)動(dòng)布線技術(shù)的新發(fā)展正在預(yù)示著新的性能超越。不久以前， fMAX的性能指標(biāo)就提高了40%到50% 。并且，新技術(shù)與傳統(tǒng)綜合工具的結(jié)合更緊密，如更精確的時(shí)序估計(jì)和閉環(huán)綜合將進(jìn)一步提高性能。

　　使用PLD主要優(yōu)勢(shì)之一是PLD提供了一個(gè)硬件平臺(tái)，在這個(gè)平臺(tái)上可以進(jìn)行軟件開(kāi)發(fā)、建模、系統(tǒng)級(jí)仿真，并且，在設(shè)計(jì)過(guò)程早期就可以進(jìn)行協(xié)同驗(yàn)證。在這一過(guò)程中，盡早獲得在硅片中布局布線的結(jié)果是一個(gè)優(yōu)勢(shì)，只要它確實(shí)提高了系統(tǒng)級(jí)調(diào)試過(guò)程的效率。象SignalTap技術(shù)這樣的第一代調(diào)試工具使用了嵌入式邏輯分析器，當(dāng)以系統(tǒng)最高速度運(yùn)行器件時(shí)，它使得整個(gè)設(shè)計(jì)的全部?jī)?nèi)部節(jié)點(diǎn)是可見(jiàn)的。人們期待著調(diào)試工具的進(jìn)一步改進(jìn)，以便將同樣的直觀性帶回到最初的HDL源代碼中去，并且通過(guò)快速的轉(zhuǎn)換來(lái)觀察新增的節(jié)點(diǎn)。

　　PLD開(kāi)發(fā)工具必須進(jìn)一步發(fā)展，從而與技術(shù)進(jìn)步和EDA產(chǎn)業(yè)的發(fā)展相適應(yīng)。器件的復(fù)雜度在不斷地增加，設(shè)計(jì)方法也必須在不降低器件性能的情況下，通過(guò)縮短設(shè)計(jì)周期來(lái)提高生產(chǎn)效率。如果成功了，這種技術(shù)將使得基于PLD的產(chǎn)品進(jìn)入傳統(tǒng)的嵌入式處理器市場(chǎng)。