輸入鉗位

　　在電荷耦合器件（CCD）輸入模式的vsp7500 / vsp7502 InP引腳連接到緩沖CCD輸出通過電容耦合，因此，輸入鉗是必要的。的目的輸入鉗位是恢復在交流耦合過程中丟失的輸入信號的直流分量，并建立CDS的期望直流偏置點。圖2還說明了輸入鉗位。輸入電平被夾緊到內部虛擬像素間隔期間的參考電壓。更具體地說，夾緊功能變得活躍時兩個CLPDM和小水電活躍。

　　16位ADC

　　vsp7500 / vsp7502還提供了一個高速、16位ADC。該ADC采用全差分流水線具有校正功能的體系結構。這種架構實現(xiàn)更好的線性度較低的信號電平，因為大的線性誤差往往發(fā)生在滿量程范圍內的特定點，和線性改善的信號水平低于特定點。ADC確保整個滿量程范圍的16位分辨率。

　　光學黑（OB）環(huán)和OB夾（obclp）水平

　　vsp7500 / vsp7502有一個內置的光學黑（OB）偏移的自校準電路（OB循環(huán)），通過使用CCD圖像傳感器輸出的OB像素補償OB電平。該裝置還提供數字OB鉗環(huán)。CCD偏移補償通過會聚兩個OB循環(huán)，同時激活一個時期的OB像素從CCD的輸出在CLPOB。20像素CLPOB期可能不夠用于穩(wěn)定的OB循環(huán)操作。

　　時鐘和DLL

　　vsp7500 / vsp7502要求下面的時鐘MCLK的正確操作：系統(tǒng)時鐘CLPOB，的；光學黑電平鉗位和CLPDM，輸入鉗。hblk定時信號傳輸水平消隱時間。在這一時期，高速HTG脈沖被屏蔽。的pblk定時信號輸出消隱期間定時發(fā)送數據。在此期間，輸出ADC數據被屏蔽。vsp7500 / vsp7502有內置的DLL電路，使所需的采樣時鐘和水平用于輸出LVDS數據的定時脈沖和邏輯時鐘。