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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog語(yǔ)言要素

      Verilog語(yǔ)言要素

      2009-01-18 | rar | 5120 | 次下載 | 2積分

      資料介紹

      Verilog語(yǔ)言要素:3.1?? 標(biāo)識(shí)符?14
      3.2?? 注釋?14
      3.3?? 格式?14
      3.4?? 系統(tǒng)任務(wù)和函數(shù)?15
      3.5?? 編譯指令?15
      3.5.1?? `define和`undef?15
      3.5.2?? `ifdef、`else 和`endif?16
      3.5.3?? `default_nettype?16
      3.5.4?? `include?16
      3.5.5?? `resetall?16
      3.5.6?? `timescale?16
      3.5.7?? `unconnected_drive和
      ?????????? `nounconnected_drive?18
      3.5.8?? `celldefine 和 `endcelldefine?18
      3.6?? 值集合?18
      3.6.1?? 整型數(shù)?18
      3.6.2?? 實(shí)數(shù)?19
      3.6.3?? 字符串?20
      3.7?? 數(shù)據(jù)類(lèi)型?20
      3.7.1?? 線(xiàn)網(wǎng)類(lèi)型?20
      3.7.2?? 未說(shuō)明的線(xiàn)網(wǎng)?23
      3.7.3?? 向量和標(biāo)量線(xiàn)網(wǎng)?23
      3.7.4?? 寄存器類(lèi)型?23
      3.8?? 參數(shù)?26
      Verilog
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