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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設(shè)計

      基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設(shè)計

      2010-12-30 | rar | 645 | 次下載 | 5積分

      資料介紹

      提出一種基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設(shè)計方案，詳細介紹系統(tǒng)硬件設(shè)計以及CPLD內(nèi)部控制原理，并對CPLD控制電路仿真。該系統(tǒng)體積小、功耗低，能夠?qū)崟r記錄多次重觸發(fā)信號，每次信號記錄均有負延遲，讀取出數(shù)據(jù)時，無需程序調(diào)整，即可準(zhǔn)確復(fù)現(xiàn)記錄波形，因此重觸發(fā)技術(shù)在存儲測試系統(tǒng)中的應(yīng)用具有重要意義。
      Abstract:
      ?This paper provides the design of multiple re－trigger memory test system based on CPLD，and introduces the system hardware design and the CPLD control principle.The CPLD control circuit is performed the wave simulation.This system features smaller size and lower power consumption，and it is able to repeatedly measure re－trigger signals in real－time.The record of each signal has a negative delay.Without adjusting procedures，the system design accurately records complex waveform.This design has important significance to the application of re－trigger technology in memory test system.
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