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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD/FPGA的多串口設(shè)計(jì)

      基于CPLD/FPGA的多串口設(shè)計(jì)

      2011-04-27 | pdf | 711 KB | 次下載 | 免費(fèi)

      資料介紹

      　　在工業(yè)控制中如何提高一對(duì)多的串口通訊可靠性和系統(tǒng)的集成性成為研究熱點(diǎn)。本文利用嵌入式技術(shù)，提出基于CPLD/FPGA的多串口擴(kuò)展設(shè)計(jì)方案。實(shí)現(xiàn)并行口到多個(gè)全雙工異步通訊口之間的轉(zhuǎn)換，并根據(jù)嵌入式系統(tǒng)實(shí)時(shí)性的需要，在每個(gè)UART 接收器中開辟了8個(gè)接收緩沖單元，實(shí)現(xiàn)高速嵌入式CPU與RS232通訊設(shè)備之間的速度匹配，同時(shí)，串行口波特率等參數(shù)可根據(jù)需要進(jìn)行設(shè)置。通過實(shí)踐證明，本文設(shè)計(jì)的基于CPLD/FPGA的多串口完全符合工業(yè)控制中一對(duì)多串口通訊的要求。

      FPGA cpld 多串口
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