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針對(duì)復(fù)雜算法中矩陣運(yùn)算量大, 計(jì)算復(fù)雜, 耗時(shí)多, 制約算法在線計(jì)算性能的問(wèn)題, 從硬件實(shí)現(xiàn)角度, 研究基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計(jì), 實(shí)現(xiàn)矩陣并行計(jì)算。首先根據(jù)矩陣運(yùn)算的算法分析, 設(shè)計(jì)了矩陣并行計(jì)算的硬件實(shí)現(xiàn)結(jié)構(gòu), 并在Modelsim 中進(jìn)行功能模塊的仿真, 然后將功能模塊集成一個(gè)自定制組件, 并通過(guò)Avalon 總線與NiosⅡ主處理器通信, 作為硬件加速器。最后在FPGA 芯片中構(gòu)建SoPC 系統(tǒng), 并在Altera DE3 開(kāi)發(fā)板中進(jìn)行矩陣實(shí)時(shí)計(jì)算測(cè)試。測(cè)試結(jié)果驗(yàn)證了基于FPGA/Nios-Ⅱ矩陣運(yùn)算硬件加速器的正確性、可行性以及較高的計(jì)算性能。
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