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為滿(mǎn)足深度學(xué)習(xí)推理中對(duì)不同規(guī)模矩陣乘法的計(jì)算需求，提出一種基于 Zynq soc平臺(tái)的整數(shù)矩陣乘法加速器。采用基于總線廣播的并行結(jié)構(gòu)，充分利用片上數(shù)據(jù)的重用性并最小化中間累加結(jié)果的移動(dòng)范圍，以降低外部DRAM的訪問(wèn)需求。通過(guò)動(dòng)態(tài)調(diào)整矩陣分塊的大小，使加速器在計(jì)算形狀不規(guī)則的矩陣乘時(shí)保持較高效率實(shí)驗(yàn)結(jié)果表明，在 Deep Bench測(cè)試基準(zhǔn)下，該加速器可對(duì)雙核 ARM Cortex-A9CPU的矩陣乘運(yùn)算實(shí)現(xiàn)8.4倍的加速效果。
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