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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的RS碼譯碼器的設(shè)計

      基于FPGA的RS碼譯碼器的設(shè)計

      2013-01-25 | pdf | 812 KB | 次下載 | 免費(fèi)

      資料介紹

      介紹了符合CCSDS標(biāo)準(zhǔn)的RS（255，223）碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結(jié)構(gòu)實(shí)現(xiàn)，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設(shè)計與實(shí)現(xiàn)。測試表明，該譯碼器性能優(yōu)良，適用于高速通信。

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