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傳統(tǒng)數(shù)字自動增益控制(AGC)電路采用模數(shù)轉換器（ADC）采集信號后進行信號處理得到幅值信息實現(xiàn)自動增益控制，此過程對采樣速率和算法要求較高。為降低對ADC采樣速率和后級信號處理算法要求，設計了一種采用高速比較器與數(shù)字器件（DAC+FPGA/CPLD）實現(xiàn)的峰值檢測電路，并將其應用在中頻數(shù)字自動增益控制電路中,電路可以在1 MHz至60 MHz對信號進行自動增益控制，將峰峰值穩(wěn)定在2±0.2 。
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