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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的VHDL語(yǔ)言數(shù)字鐘(含秒表)設(shè)計(jì)

      基于CPLD的VHDL語(yǔ)言數(shù)字鐘(含秒表)設(shè)計(jì)

      2015-11-04 | doc | 182KB | 次下載 | 2積分

      資料介紹

      本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。
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