Xilinx的EAPR局部重構(gòu)流程與基于FPGA動(dòng)態(tài)局部可重構(gòu)實(shí)現(xiàn)方法
資料介紹
1 Xilinx 的的的 EAPR 局部重構(gòu)流程
EAPR(early access partial reconfiguration)與基于模塊(modulebased)流程相比,有以下的主要區(qū)別:
I 移除了 Virtex-II 器件局部可重配置(PR)中對(duì)于局部可重配置區(qū)域必須是整列的要求,EAPR 設(shè)計(jì)流程中,允許 PR 區(qū)域?yàn)槿我饩匦螀^(qū)域;
II 總線宏使用基于 SLICE 來實(shí)現(xiàn),而不是基于 TBUF 的總線宏,這就使得允許使用的總線宏的密度更密;
III EAPR 流程中允許基于模塊設(shè)計(jì)中的全局信號(hào)直接穿越局部可重配置區(qū)域,而不必使用總線宏。這一改進(jìn)顯著地改進(jìn)了時(shí)序性能,并簡(jiǎn)化了 PR 設(shè)計(jì)的編譯進(jìn)程;
IV 移除了需要在基于模塊的設(shè)計(jì)中對(duì) AREA_GROUP RANG進(jìn)行面積約束的限制,這樣就給 PR 設(shè)計(jì)的布局布線提供了更大的靈活性;
V 現(xiàn)在的 EAPR 設(shè)計(jì)流程及工具支持 Virtex 4 和 Virtex5 器件。
2 建立局部重構(gòu)
局部重構(gòu)的設(shè)計(jì)和實(shí)現(xiàn)流程可分為以下步驟:
?、僭O(shè)計(jì)輸入與綜合:按照 Xilin 的 EAPR 設(shè)計(jì)流程的要求輸入與綜合 HDL 代碼,包括頂層模塊和子模塊設(shè)計(jì),頂層模塊設(shè)計(jì)完成頂層模塊的設(shè)計(jì)輸入與綜合;子模塊設(shè)計(jì)可進(jìn)行子模塊的設(shè)計(jì)輸入和綜合。
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