介紹了一種基于FPGA的多路同步、實時數(shù)據(jù)采集新方案，著重對其硬件結構和控制邏輯進行了闡述，并從工程實踐方面給出了電路的實現(xiàn)原則。該方案控制方式靈活可變、具有一定的擴展性和通用性，已被成功地應用于雙模信息融合系統(tǒng)的設計中，實現(xiàn)了對雷達導引頭的多信號實時同步采集。

　　在雷達／紅外雙模導引頭的信息融合系統(tǒng)中，需要對雷達導引頭的多個模擬信號進行實時數(shù)據(jù)采集，同時還要保證相關數(shù)據(jù)的同步性。傳統(tǒng)的方案有以下兩種：①采用多片ADC器件，每路模擬輸人對應1片ADC，由系統(tǒng)軟、硬件控制各ADC同步工作（如圖1（a）所示）；②采用1片高速ADC器件，各模擬輸入信號分別經(jīng)同步采樣和保持后，由多路開關選擇后送給ADC，由系統(tǒng)軟、硬件控制多路開關切換，使ADC依次完成各路數(shù)據(jù)的采集（如圖1（b）所示）。由于雙模信息融合系統(tǒng)中需要采集的模擬信號共有15路，且每5路相關，采用上述兩種方案均存在一定的缺陷。方案①可以滿足系統(tǒng)的實時性和同步性要求，但需采用15片ADC器件，相應的外圍電路龐大，接口復雜，要占用較大的電路板空間，無法滿足系統(tǒng)的小型化要求，同時硬件成本也很高；方案②的ADC接口和外圍電路簡單，可滿足系統(tǒng)的小型化要求，但是對相關數(shù)據(jù)的采集非真實同步，且實時性對多路開關和ADC提出了較高的要求。當系統(tǒng)分辨率為14 bit時，要在5¨s內完成5路相關數(shù)據(jù)的采集，ADC的采樣率必須高達1 MS／S，而這樣高速高分辨率的ADC在市場上是很難找到的。針對這一問題，提出了一種基于FPGA的多路同步、實時數(shù)據(jù)采集的新方案。