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介紹一種全數(shù)字BPSK 解調(diào)器的設計及FPGA 實現(xiàn)。該解調(diào)器采用前向開環(huán)的結(jié)構實現(xiàn)載波同步，與傳統(tǒng)的閉環(huán)反饋結(jié)構相比，該解調(diào)器具有同步速度快，載波頻差估計范圍大等優(yōu)點，尤其適合用于突發(fā)數(shù)字通信系統(tǒng)。測試結(jié)果表明，該解調(diào)器頻差估計范圍很大，可以達到符號速率的20%，抗噪聲性能非常好，解調(diào)性能與理論值相比，損失小于0.5dB。
突發(fā)通信在衛(wèi)星通信中應用較為廣泛，這類信號的特點是隨機發(fā)生，且持續(xù)時間較短，為了保證能夠在短時間內(nèi)捕獲到信號， 需要選擇合適的解調(diào)算法。傳統(tǒng)的解調(diào)器一般采用閉環(huán)算法， 但是閉環(huán)算法一般需較長捕獲時間才能實現(xiàn)同步。近年來，開環(huán)算法開始被用載波同步， 這類算法能夠快速實現(xiàn)同步，比較適合突發(fā)通信。
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本文的目的是設計一個在FPGA 上實現(xiàn)的適用于突發(fā)通信的全數(shù)字BPSK 解調(diào)器，傳輸碼速率Rs 為7.8125bps，載波頻率fc 為8khz，要求能夠忍受的最大載波頻率不準確度為2 10 4 c × ? f ，當 Eb/No=8dB 時，誤碼率不大于 10-3。
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