用于virtex?-7 FPGA GTX收發(fā)器的Chipscope?Pro ibert核心是可定制的，設(shè)計用于評估和監(jiān)控virtex-7 FPGA GTX收發(fā)器。該核心包括在FPGA邏輯中實現(xiàn)的模式生成器和校驗器，以及對端口的訪問和GTX收發(fā)器的動態(tài)重新配置端口屬性。還包括通信邏輯，允許通過JTAG對設(shè)計進行運行時訪問。根據(jù)客戶配置和本文檔中的描述，此核心可以用作獨立的或開放的設(shè)計。

　　特征

　　?在Chipscope Pro分析儀軟件和Ibert核心之間提供通信路徑

　　?提供用戶可選擇數(shù)量的virtex-7 FPGA GTX收發(fā)器

　　?收發(fā)器可根據(jù)需要的線速率、參考時鐘速率、參考時鐘源和數(shù)據(jù)路徑寬度進行定制。

　　?需要一個系統(tǒng)時鐘，該時鐘可以來自一個PIN或一個啟用的GTX收發(fā)器。

　　串行收發(fā)器refclk可以基于多路復(fù)用器從cpll或qpll中獲得，如圖2所示。這可以從virtex-7 FPGA ibert核心生成器工具GUI中選擇。

　　Ibert核心設(shè)計用于需要驗證或評估virtex-7 FPGA GTX收發(fā)器的任何應(yīng)用。

　　Ibert核心為virtex-7 FPGA GTX收發(fā)器提供了一個廣泛的物理介質(zhì)附件（PMA）評估和演示平臺?？梢詤?shù)化地使用不同的GTX收發(fā)器和時鐘拓撲結(jié)構(gòu)，ibret核心也可以定制為使用不同的線路速率、參考時鐘速率和邏輯寬度。所需的每個GTX收發(fā)器都包含數(shù)據(jù)模式生成器和校驗器，提供各種不同的偽隨機二進制序列（PRB）和要通過通道發(fā)送的時鐘模式。此外，可以通過與GTX收發(fā)器的DRP端口通信的邏輯訪問GTX收發(fā)器的配置和調(diào)整，以更改屬性設(shè)置，以及控制端口上的值的寄存器。在運行時，Chipscope Analyzer工具通過JTAG，使用作為Ibert核心一部分的xilinx電纜和專有邏輯與Ibert核心進行通信。

　　在ibert設(shè)計中啟用的每個GTX收發(fā)器都有一個模式生成器和一個模式檢查器。模式發(fā)生器通過發(fā)送器發(fā)送數(shù)據(jù)。模式檢查程序通過接收器接受數(shù)據(jù)，并對照內(nèi)部生成的模式檢查數(shù)據(jù)。ibert提供prbs 7位、prbs 15位、prbs 23位、prbs31位、clk 2x（101010…）和clk 10x（1111111111 00000000000…）模式。

　　這些模式針對運行時選擇的邏輯寬度進行了優(yōu)化。分別選擇Tx模式和Rx模式。

　　分析儀軟件顯示一個“鏈接”信號，直到有五個連續(xù)循環(huán)出現(xiàn)錯誤為止。使用模式檢查器邏輯，將傳入數(shù)據(jù)與內(nèi)部生成的模式進行比較。當檢查程序連續(xù)收到五個有錯誤的數(shù)據(jù)周期時，Chipscope Pro Analyzer軟件將禁用鏈路信號。內(nèi)部計數(shù)器累積接收到的字數(shù)和錯誤數(shù)。