隨著新型SoC（片上系統(tǒng)）設(shè)計的成本和復雜性的不斷提高，現(xiàn)場可編程門陣列（FPGA）原型技術(shù)正日益成為SoC新項目的重要組成部分，甚至是至關(guān)重要的組成部分。通過提供一種更快到達硬件的方法，F(xiàn)PGA原型設(shè)計允許硬件驗證和軟件工作更早地開始，在第一個硅之前，有效地流水線設(shè)計過程?，F(xiàn)代可重新編程的FPGA是靈活多樣的計算和原型平臺-易于重新配置開發(fā)系統(tǒng)以測試總體設(shè)計中的連續(xù)過程，這為開發(fā)人員提供了一個主要優(yōu)勢，并在承諾生產(chǎn)成本高昂的ASIC之前對設(shè)計充滿信心。在FPGA中的原型設(shè)計也允許調(diào)試和可觀察性技術(shù)，否則將不可用，例如直接在FPGA結(jié)構(gòu)中插入信號探針。然而，通過將SOC實現(xiàn)到FPGA中實現(xiàn)原型，確實存在一些需要考慮的獨特挑戰(zhàn)。在將SOC設(shè)計映射到FPGA上時，底層的FPGA架構(gòu)和資源提供了限制和可能性。

　　在FPGA中，幾乎不可能達到所實現(xiàn)的IP在硅中的預期速度。由于各種因素（如插針多路復用），多FPGA設(shè)計中的最大頻率傳統(tǒng)上被限制在遠低于FPGA結(jié)構(gòu)限制的速度。

　　在過去，由于ARM內(nèi)核更小，系統(tǒng)也不那么復雜，通?？梢詫⒄麄€系統(tǒng)安裝到單個FPGA上。目前，即使考慮到現(xiàn)代FPGA平臺上可用的容量和各種資源的大幅增加，以及當前對更強大的應用處理器和更大的ASSP的需求，構(gòu)成一個系統(tǒng)的所有構(gòu)建塊可能并不總是適合于一個FPGA，即使在商業(yè)上使用最大的FPGA也是如此。書寫時貼上標簽。因此，有時有必要將設(shè)計分解成更小的塊，并將它們安裝到幾個連接的FPGA中。這就提出了如何在多個FPGA上對系統(tǒng)或設(shè)計進行最佳分區(qū)的附加問題。

　　在本白皮書中，我們討論了ARMCortex（使用FPGA平臺的類處理器）原型設(shè)計時遇到的常見問題。我們展示了如何將ARM處理器IP應用于FPGA中的實現(xiàn)，并給出了如何在多個FPGA中對系統(tǒng)進行分區(qū)的指導原則。FPGA平臺、板和工具因供應商和版本而異。對于這些文件和支持，建議直接聯(lián)系相關(guān)供應商。