論文分析了雙模前置小數(shù)分頻器的分頻原理和電路實(shí)現(xiàn)。結(jié)合脈沖刪除技術(shù)，提出了一種適于硬件電路實(shí)現(xiàn)的任意小數(shù)分頻的設(shè)計(jì)方案 ，用 VerilogHDL語(yǔ) 言編程 ，在 QuartusII下對(duì) 此方案進(jìn) 行 了仿 真 ，并用 Cyclone 系 列 的 EP1C12Q240C8芯 片來(lái) 實(shí) 現(xiàn) 。

　　頻率合成技術(shù)是現(xiàn)代 通訊 系統(tǒng) 的重要 組成部分 ，是 對(duì)一 個(gè)高精度和高穩(wěn)定 度的基準(zhǔn)頻率 進(jìn)行加 、減 、乘 、除 四則運(yùn) 算 ，產(chǎn) 生 具 有 同 樣 穩(wěn) 定 度 和 基 準(zhǔn) 度 的 頻 率 。分 頻 器 是 數(shù)字邏輯電路設(shè)計(jì) 中經(jīng) 常使用 的一個(gè)基本 電路 。通常 ，整 數(shù)分頻可以很容易地用計(jì)數(shù)器或狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。但 在某 些場(chǎng)合下 ，時(shí)鐘源與所需要的頻率并 不成 整數(shù)關(guān) 系，此時(shí)便需要采用小數(shù)分頻器進(jìn)行分頻 。

　　對(duì)于小數(shù)分頻 的 FPGA設(shè)計(jì) ，目前 廣泛采用 的方法 是雙模前置小數(shù)分 頻l_2］，以及 一種 由雙模前 置小數(shù)分頻改 進(jìn)而得到的小數(shù)分頻——用一個(gè)半整數(shù)分頻器和一個(gè)整數(shù)分頻器代替雙模前置小數(shù)分頻 中的兩個(gè)整數(shù)分頻器 ］。雖然 這 兩 種方 案輸 出時(shí) 鐘 的 占空 比誤 差 和 抖 動(dòng) 性 能 方 面 有 所差別 ，但其工作原理卻是 一致 的。雙模前 置小數(shù) 分頻器 在理論上可以實(shí)現(xiàn)任 意小數(shù)分頻 ，但在實(shí)際的電路設(shè)計(jì) 中，不可能真正實(shí)現(xiàn)任 意小 數(shù)分頻 ，文獻(xiàn)E23在其 結(jié)論 中就指 出過(guò) ，小數(shù)分頻器 的精度受控制計(jì)數(shù)器的影響 ，而控制計(jì)數(shù)器的設(shè) 計(jì) 會(huì) 受 硬件 資源 的 限制 ，盡 管 FPGA 有 相 當(dāng) 豐 富 的 硬件資源 。另外，基于 FPGA實(shí)現(xiàn) 的雙模 前置小數(shù) 分頻器 在兩 個(gè) 整 數(shù) 分 頻時(shí) 鐘 之 間 的切 換 點(diǎn) 上 ，有 時(shí)候 會(huì) 出現(xiàn) 毛 刺 ，而時(shí) 鐘 是 不 應(yīng) 該 有 毛 刺 存 在 的 。下 面 將 結(jié) 合 脈 沖 刪 除 技術(shù) ，提出一種可以進(jìn)行任意小數(shù)分頻且不會(huì)出現(xiàn)毛刺的小數(shù)分頻方案 ，并通過(guò)編程實(shí)現(xiàn) 。