所謂“分頻”，就是把輸入信號(hào)的頻率變成成倍數(shù)地低于輸入頻率的輸出信號(hào)。數(shù)字電路中的分頻器主要是分為兩種：整數(shù)分頻和小數(shù)分頻。其中整數(shù)分頻又分為偶分頻和奇分頻，首先從偶分頻開(kāi)始吧，入門(mén)先從簡(jiǎn)單的開(kāi)始！

一、2^n的偶分頻器設(shè)計(jì)

先來(lái)看最簡(jiǎn)單的最常見(jiàn)的一個(gè)例子——2分頻。

假設(shè)輸入時(shí)鐘clk是100MHz（T=10ns），要求得到一個(gè)50MHz的輸出時(shí)鐘clk_out，二分頻波形應(yīng)該如下圖所示：

該波形的實(shí)際電路只需要一個(gè)D觸發(fā)器便可以完成，將Q非的輸出接到D端輸入，便可以實(shí)現(xiàn)二分頻電路，如下圖所示。

由此可以得出，所有2^n次方的偶分頻（即二分頻、四分頻、八分頻等等）都可以用觸發(fā)器級(jí)聯(lián)的方式得到，例如兩個(gè)觸發(fā)器級(jí)聯(lián)就是四分頻，三個(gè)觸發(fā)器級(jí)聯(lián)就是八分頻，如此類(lèi)推。

這種級(jí)聯(lián)觸發(fā)器的方式優(yōu)缺點(diǎn)分析：

優(yōu)點(diǎn)：1、能得到占空比為50%的波形；

2、所使用的的資源也比較少。

缺點(diǎn)： 唯一比較大的缺點(diǎn)就是觸發(fā)器之間有一定的延時(shí)。因?yàn)轵?qū)動(dòng)clk_out的觸發(fā)器是由clk作為時(shí)鐘的，那么這個(gè)觸發(fā)器的Q端變化相比于clk有一個(gè)必不可少的clk-to-q延時(shí)，例如下圖的q3與q1之間的差距就是clk-to-q延時(shí)造成的。

這個(gè)clk-to-q延時(shí)根據(jù)不同的工藝，數(shù)值會(huì)不同。這個(gè)clk-to-q的延時(shí)在做時(shí)鐘樹(shù)綜合的時(shí)候是要考慮進(jìn)去的。特別是如果你還期望clk和clk_out是同步的時(shí)鐘，時(shí)鐘邊沿要對(duì)齊的話，在做clock tree的時(shí)候要給clk的tree加一些buffer來(lái)彌補(bǔ)這個(gè)clk-to-q。而如果你是用了好幾個(gè)分頻器級(jí)聯(lián)產(chǎn)生更低頻率，那么每一級(jí)的分頻器都會(huì)貢獻(xiàn)一個(gè)clk-to-q延時(shí)，那么你需要平衡時(shí)鐘的時(shí)候就需要插入更多的buffer，這部分buffer又占面積，又耗功耗，甚至可能導(dǎo)致時(shí)鐘無(wú)法平衡。所以這是需要大家在設(shè)計(jì)的時(shí)候考慮進(jìn)去的。

二、任意偶數(shù)的分頻器設(shè)計(jì)

除了上面那種做法之外，對(duì)于任意偶數(shù)分頻的設(shè)計(jì)還有一種傳統(tǒng)的做法就是通過(guò)計(jì)數(shù)器的形式完成設(shè)計(jì)。例如要設(shè)計(jì)一個(gè)四分頻，波形如圖所示。cnt計(jì)數(shù)了DIV_NUM/2-1次之后取反，便可以得到任意偶數(shù)分頻的波形，任意偶數(shù)分頻通用代碼如下所示。

`timescale 1ns/1ps
module CLK_DIV #(parameter DIV_NUM=4)(
    input clk,
    input rst_n,
    output reg clk_out
    );
   
  reg[3:0] cnt;


  always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
      cnt <= 4'b0;
    else begin
      if(cnt == (DIV_NUM/2)-1)
        cnt <= 4'b0;
      else
        cnt <= cnt + 1'b1;
    end
  end


  always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
      clk_out <= 1'b0;
    else begin
      if(cnt == (DIV_NUM/2)-1)
        clk_out <= ~clk_out;
    end
  end