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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog的簡單復(fù)習(xí)題免費(fèi)下載快來下載吧

      Verilog的簡單復(fù)習(xí)題免費(fèi)下載快來下載吧

      2019-08-02 | rar | 0.30 MB | 次下載 | 免費(fèi)

      資料介紹

      　　一、填空題

      　　1. 用EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成ASIC 的設(shè)計與實現(xiàn)。

      　　2. 可編程器件分為CPLD 和FPGA 。

      　　3. 隨著EDA 技術(shù)的不斷完善與成熟， 自頂向下的設(shè)計方法更多的被應(yīng)用于Verilog HDL設(shè)計當(dāng)中。

      　　4. 目前國際上較大的PLD 器件制造公司有ALtera 和Xilinx 公司。

      　　5. 完整的條件語句將產(chǎn)生組合電路，不完整的條件語句將產(chǎn)生時序電路。

      　　6. 阻塞性賦值符號為= ，非阻塞性賦值符號為《= 。

      　　7．有限狀態(tài)機(jī)分為Moore 和Mealy 兩種類型。

      　　8、EDA 縮寫的含義為電子設(shè)計自動化（Electronic Design Automation）

      　　9．狀態(tài)機(jī)常用狀態(tài)編碼有二進(jìn)制、格雷碼和獨熱碼。

      　　10． Verilog HDL 中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。

      　　11．系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為$ ，預(yù)編譯指令首字符標(biāo)志為# 。

      　　12．可編程邏輯器件的優(yōu)化過程主要是對速度和資源的處理過程。

      　　13、大型數(shù)字邏輯電路設(shè)計采用的IP 核有軟IP、固IP 和硬IP。

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