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發(fā)視頻Verilog中經(jīng)常會(huì)使用那些基礎(chǔ)知識(shí)詳細(xì)資料說明
2019-08-30 |
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資料介紹
Verilog中常用到的基礎(chǔ)知識(shí)
一、Assign（連續(xù)賦值語句）：對(duì)信號(hào)的命名或定義。
二、N’bxxxxx:N代表幾根線，b是二進(jìn)制（八進(jìn)制o，十進(jìn)制d，十六進(jìn)制h）
三、Wire、parameter和reg：定義信號(hào)，在always模塊里只能用reg定義，其他的如assign、例化模塊的輸出信號(hào)用wire。Parameter用于定義常數(shù)。
Wire用于連續(xù)賦值語句，reg用于過程賦值語句，輸入輸出端用wire賦值（直通的，輸入值變化、輸出也跟著立刻變化），寄存器用reg賦值（需要觸發(fā)才能進(jìn)行相應(yīng)語句的執(zhí)行）。
四、位選、reg［2：0］a表示a有三根線 reg［n:0］a表示a有n跟線
A［n］表示a的第n跟線
data［cnt］《=0：將0賦值給data中的第cnt跟線
五、data《=din［cnt］：將din中的第cnt跟線的值賦值給data
六、位拼接：data《={data［n-1:0］，data［n］} data［n:0］《= {data［n-1:0］，data［n］}
七、例化：就是將模塊與模塊之間連接起來
Always語句塊：構(gòu)成時(shí)序電路的關(guān)鍵詞， always語句由于其不斷重復(fù)執(zhí)行的特性，只有和一定的時(shí)序控制結(jié)合在一起才有用
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