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Verilog HDL那些事兒建模篇PDF電子書(shū)免費(fèi)下載

2019-12-31 | rar | 8.61 MB | 次下載 | 免費(fèi)

資料介紹

  學(xué)習(xí) Verilog HDL 和 FPGA 之間,始終會(huì)出現(xiàn)一組群體,他們都是徘徊在學(xué)習(xí)的邊緣。在他們的心中一直回響著這樣的一個(gè)問(wèn)題:“我在學(xué)什么,為什么不管我怎么學(xué),我都沒(méi)有實(shí)感 。。。 ” 沒(méi)錯(cuò)這就是初學(xué) Verilog HDL + FPGA 的心聲。

  在眾多的Verilog HDL 參考書(shū),隱隱約約會(huì)會(huì)出現(xiàn)這樣的一個(gè)“建模”。建模在Verilog HDL的世界里是一個(gè)重要的基礎(chǔ),筆者始終無(wú)法明白,為什么參考書(shū)們?cè)趺炊疾桓是樵傅暮煤妹枋鏊鼈??!敖!鳖櫭剂x就是“模塊建立”的省略。FPGA的邏輯資源,好比樂(lè)高的積木,要組合樂(lè)高就是需要工具,那Verilog HDL就是FPGA建模的工具。

  Verilog HDL 作為“建?!钡囊粋€(gè)工具,但是沒(méi)有技巧的使用它們是無(wú)法很好的發(fā)揮到它。讀者們,曾經(jīng)何時(shí)有沒(méi)有為建模的規(guī)劃而頭疼過(guò)?讀者們,曾經(jīng)何時(shí)有沒(méi)有為天書(shū)般的源碼,想把頭去撞墻?到最后的最后,讀者們,曾經(jīng)何時(shí)有沒(méi)有沖動(dòng)想用一把火把全部東西都燒掉。這些心情筆者也擁有過(guò),而且筆者也干過(guò),這一切的一切都只是一個(gè)原因 :

  “沒(méi)有建模的技巧 。。。 ” 網(wǎng)絡(luò)上常說(shuō)學(xué)習(xí)Verilog HDL 就是要明白什么是RTL級(jí)代碼,多參考別人寫(xiě)的代碼,

  但是前提是“你能不能看懂別人在寫(xiě)什么,別人在設(shè)計(jì)什么,別人在做什么”。有一句學(xué)

  習(xí)Verilog HDL 的名言 “參考別人的代碼有如半死不活的受折磨”,當(dāng)你看懂別人在寫(xiě)什么的時(shí)候,估計(jì)在那之際你已經(jīng)形成一具行尸走肉,這一切的一切都是:

  “沒(méi)有建模技巧 。。。 ” 在這里筆者沒(méi)有攻擊他人的意思,筆者始終覺(jué)得一個(gè)好的設(shè)計(jì)不僅是自己看得懂,而且還要?jiǎng)e人看得懂,設(shè)計(jì)的表達(dá)能力要直接,代碼要整齊,建模有結(jié)構(gòu)。 筆者一直覺(jué)得可恨,為什么建模技巧作為Verilog HDL的基本功,它甚至比時(shí)序分析,功能仿真來(lái)得更重要,但是卻沒(méi)有被重視。建模技巧的潛能是難以估計(jì),筆者一直深信擁有建模技巧的建模,Verilog HDL 語(yǔ)言絕對(duì)不會(huì)亞于其他高級(jí)語(yǔ)言,甚至還可以超越它們。關(guān)于這一點(diǎn),這一本筆記已經(jīng)可以證明。

  很多初學(xué)Verilog HDL + FPGA 的朋友會(huì)成為徘徊在邊緣的一群,主要原因就是他們沒(méi)有掌握好建模技巧,而形成他們繼續(xù)前進(jìn)的一大阻礙。 在這里筆者將自己養(yǎng)成的建模技巧,故筆者稱(chēng)為“低級(jí)建?!边@一建模技巧。筆者經(jīng)過(guò)一段時(shí)間使用后,編輯成為一本筆記。好讓許更多初學(xué)的朋友越過(guò)這一段學(xué)習(xí)的大障礙。

  說(shuō)實(shí)話(huà),在這本筆記還沒(méi)有開(kāi)始之前,筆者正是初到社會(huì)之際。那時(shí)候的筆者正好是徘徊在學(xué)習(xí)Verilog HDL + FPGA 的邊緣,每天早上七時(shí)工作到晚上七時(shí),失去大量的學(xué)習(xí)熱情的同時(shí),再加上無(wú)法突破學(xué)習(xí)的障礙。筆者真的很想很想什么東西都不干,甚至放下筆者所喜愛(ài)的學(xué)習(xí)。 在學(xué)習(xí)Verilog HDL + FPGA 的時(shí)候,筆者有嘗試過(guò)把頭撞墻,表演“獅子”。最后筆者一股勁將所有之前所學(xué)的資料,都一把火(Shift + Delete)通通燒掉。好似將所有有關(guān) Verilog HDL + FPGA 的學(xué)習(xí)回歸到零,那種心情筆者到現(xiàn)在還記憶猶新。 在工廠(chǎng)工作一段時(shí)間后,不知為何學(xué)習(xí)的沖動(dòng)一只從心里深處涌出! 筆者向自己說(shuō)“好想再一次接觸Verilog HDL + FPGA呀,就這樣放棄我真的很不甘心 ”。到底是偶然還是冥冥之中,筆者在ourdev上看見(jiàn)了FPGA黑金開(kāi)發(fā)板 。..。.. ( 筆者真的很感謝黑金動(dòng)力社區(qū)的AVIC大大,很感謝他提供了一個(gè)給筆者編寫(xiě)這一本筆記的平臺(tái)) 筆者告訴自己,不會(huì)再犯同樣的錯(cuò)誤,要找出“障礙的原因”。于是筆者開(kāi)始測(cè)試許多不同的實(shí)驗(yàn),最后筆者發(fā)現(xiàn)到一個(gè)關(guān)鍵的東西,那就是“建?!?。筆者為了證實(shí)自己的想法是對(duì)的,就開(kāi)始針對(duì)“建模”寫(xiě)了一本關(guān)于Verilog HDL 建模技巧的思路篇筆記。 之后,想法越來(lái)越多,“建模技巧”也越來(lái)越成熟。

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