為什么要學(xué)硬件語法篇：大家都知道軟件設(shè)計(jì)使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語言，例如VHDL和VerilogHDL。說的直白點(diǎn)，F(xiàn)PGA的設(shè)計(jì)就是邏輯電路的實(shí)現(xiàn)，就是把我們從數(shù)字電路中學(xué)到的邏輯電路功能，使用硬件描述語言（Verilog/VHDL）描述出來，這需要設(shè)計(jì)人員能夠用硬件編程思維來編寫代碼，以及擁有扎實(shí)的數(shù)字電路功底。

　　硬件語法篇包含了哪些內(nèi)容：該篇不僅僅是介紹了Verilog HDL基本概念和語法，更著重講解了Verilog HDL的基本設(shè)計(jì)思想及優(yōu)良的代碼書寫規(guī)范和風(fēng)格。

　　Verilog 是Verilog HDL的簡(jiǎn)稱，Verilog HDL是一種硬件描述語言（HDL：HardwareDescription Language），硬件描述語言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。

　　在FPGA的設(shè)計(jì)中，我們有多種設(shè)計(jì)方式，如繪制原理圖、編寫描述語言代碼等。早期的工程師對(duì)原理圖的設(shè)計(jì)方式情有獨(dú)鐘，這種輸入方式能夠很直觀的看出電路的結(jié)構(gòu)并快速理解電路。隨著邏輯規(guī)模的不斷攀升，邏輯電路也越來越復(fù)雜，這種輸入方式就會(huì)顯得力不從心，應(yīng)付簡(jiǎn)單的邏輯電路還算實(shí)用，應(yīng)付起復(fù)雜的邏輯電路就不行了。因此取而代之的便是編寫描述語言代碼的方式，現(xiàn)今的絕大多數(shù)設(shè)計(jì)都是采用代碼來完成的。

　　目前，主流的硬件描述語言有兩種：一種是VHDL，另一種是Verilog。VHDL的全名VeryHigh Speed Integrated Circuit Hardware Description Language，即VHSIC，譯為超高速集成電路的硬件描述語言。VHDL發(fā)展較早，語法嚴(yán)謹(jǐn)；Verilog類似C語言，語法風(fēng)格比較自由。

　　Verilog 和VHDL這兩種硬件描述語言都已成為了IEEE標(biāo)準(zhǔn)，VHDL是在1987年成為IEEE標(biāo)準(zhǔn)，Verilog 則在1995年才正式成為IEEE標(biāo)準(zhǔn)。之所以VHDL比Verilog早成為IEEE標(biāo)準(zhǔn)，這是因?yàn)閂HDL是美國(guó)軍方組織開發(fā)的，而Verilog則是從一個(gè)普通的民間公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來，基于Verilog的優(yōu)越性，才成為的IEEE標(biāo)準(zhǔn)，因而有更強(qiáng)的生命力。對(duì)于初入FPGA的新手而言，掌握一種硬件描述語言是必要的。