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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>verilog中阻塞賦值和非阻塞賦值到底有什么區(qū)別

      verilog中阻塞賦值和非阻塞賦值到底有什么區(qū)別

      2020-04-25 | doc | 0.04 MB | 次下載 | 2積分

      資料介紹

      　　1、阻塞賦值操作符用等號(hào)（即 = ）表示。“阻塞”是指在進(jìn)程語(yǔ)句（initial和always）中，當(dāng)前的賦值語(yǔ)句阻斷了其后的語(yǔ)句，也就是說(shuō)后面的語(yǔ)句必須等到當(dāng)前的賦值語(yǔ)句執(zhí)行完畢才能執(zhí)行。而且阻塞賦值可以看成是一步完成的，即：計(jì)算等號(hào)右邊的值并同時(shí)賦給左邊變量。

      　　2、非阻塞賦值操作符用小于等于號(hào) （即 《= ）表示?！胺亲枞笔侵冈谶M(jìn)程語(yǔ)句（initial和always）中，當(dāng)前的賦值語(yǔ)句不會(huì)阻斷其后的語(yǔ)句。

      AL t4519067333854208

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