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在現(xiàn)階段，作為設計人員熟練掌握 Verilog HDL程序設計的多樣性和可綜合性，是至關重要的。作為數(shù)字集成電路的基礎，基本數(shù)字邏輯電路的設計是進行復雜電路的前提。本章通過對數(shù)字電路中基本邏輯電路的erilog HDL程序設計進行講述，掌握基本邏輯電路的可綜合性設計，為具有特定功能的復雜電路的設計打下基礎
組合電路的特點是：電路中任意時刻的穩(wěn)態(tài)輸出僅僅取決于該時刻的輸入，而與電路原來的狀態(tài)無關。
組合電路的設計需要從以下幾個方面考慮：
所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路;
其次，為了滿足速度要求，應使級數(shù)盡量少，以減少門電路的延遲;電路的功耗應盡可能的小，工作時穩(wěn)定可靠。
描述組合邏輯電路有四種方式：結構描述、邏輯代數(shù)、真值表、抽象描述。
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